硬件设计论文

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硬件设计论文:硬件产品工艺设计论文

1工艺设计流程及内容

工艺设计团队在进行工艺过程的设计时一般先需要如下原始资料：产品装配图和零件图，企业的制造相关信息。产品装配图有助于工艺设计师了解零件在产品上的位置，所起到的作用以及工作的条件情况；零件图则表明了该零件的尺寸和精度要求；了解企业的制造相关信息有利于工艺设计师根据生产厂的生产条件，生产厂现有的设备规格，型号及性能，物资供应状况等信息设计出更加符合本企业的产品工艺设计。这些原始资料是制定工艺设计的基础。根据工艺设计流程和工艺设计相关内容，可以把工艺设计活动分为四个阶段活动。第一阶段：工艺性分析阶段，工艺设计人员从产品详细设计人员处获得新产品的CAD图，对CAD图进行工艺性分析，审查图纸上的视图、尺寸和技术要求是否完整、统一、正确；找出重要的技术要求结合企业的加工能力分析是否能达到要求，分析零件的结构工艺性，是否存在不合理的结构或者可以改进的地方，与产品设计人员协商。只有对零件的结构工艺性进行充分分析，才能清楚零件的结构特点，加工表面与非加工表面、重要表面与非重要表面、技术要求的高低等直接影响零件加工性的因素，才能制定出最合理的工艺设计方案；第二阶段：确定毛坯及其制造方式，通过图纸的审查之后，设计人员开始确定毛坯及其制造方式，毛坯的确定是工艺设计过程中的重要内容，选择不同的毛坯就会有不同的加工工艺，采用的设备，工装也不同从，从而对生成率和成本有影响。因此必须正确的选择毛坯类型和制造方法，确定毛坯精度及余量，之后绘制毛坯图；第三阶段：拟定产品的工艺路线，工艺路线是指用各种方法将毛坯加工成零件的整个加工路线。在毛坯确定后，根据零件的技术要求、表面形状、已知的各种机床加工工艺范围、刀具的用途，就可以初步拟定零件表面的加工方法，工序的先后顺序，工序的集中还是分散。工艺路线的拟定不但影响加工质量和生产效率，而且影响工人的劳动强度，影响设备投资，车间面积，生产成本等，因此拟定工艺路线是工艺设计过程中的关键阶段；第四阶段：进行工序详细设计，工艺路线拟定之后确定各工序的具体内容。包括确定各工序加工余量、计算各工序尺寸及公差，选择各工序使用的机床与工艺设备，确定各工序的切削用量及时间定额。工序设计应该是在保证质量的前提下，提高生产效率，这个阶段最终形成加工工序卡片。当过程流程图，加工工序卡片都通过审核之后形成将文件，整理文件保存，整个产品开发设计过程中的工艺设计到此结束。之后将文件下发，指导一线工人进行生产。

2工艺设计过程的要素模型

质量管理体系国际标准将过程定义为：一组将输入转化为输出的相互关联或相互作用的活动[7]。过程方法是指组织内各过程的系统的应用，连同这些过程的识别和相互作用及其管理。过程构成要素模型，如图2所示。根据过程定义并结合图2过程构建要素模型可知:一个过程包括输入、输出、相关转换活动、所需资源、过程所处的环境以及检测评价等六要素。其中输入是实施过程的开始，而输出是完成过程的结果，通过使用合理的资源和科学的管理，来对处于一定的环境的过程进行增值转换活动。为了确保过程的结果质量，对输入过程的要素、环境要求和输出的结果（有形的或者无形的）以及在过程中的适当阶段应进行必要的监控和评价。工艺设计过程中的转化活动是由一系列按照时序要求展开的活动，首先是包括审查图纸、产品结构及技术分析、工艺性评价的工艺性分析活动，之后是选择毛坯精度确定余量、绘制毛坯图的确定毛坯及其制造方式活动，然后是划分加工阶段及确定工序顺序的拟定产品的工艺路线活动，最后是确定工序余量计算工序尺寸及公差，选择切削用量，计算时间额定，选择加工设备及工艺装备的详细的工序设计活动。

3工艺设计过程影响因素分析

工艺设计过程是指工艺设计相关的一切活动，信息，数据，资源的总和。它是由一系列子过程工艺设计活动组成。由于每个过程活动的任务和目标不一样，如表1所示。使得不同阶段的活动所需的资源，输入输出，环境等要素也不同。在产品结构性工艺审查，毛坯的选择，工艺方案设计与评价，工装设计，材料与工时定额等活动时要综合考虑企业自身条件，生产设备，生产能力，生产环境，工艺相关经验，工具相关信息，设备相关参数，加工人员技术水平信息等影响因素，还要结合所处的环境和资源等因素，如环保规则，加工生产条件，安全条件，经济性等方面。最后输出最经济，最可行，最合理的工艺设计方案等文件内容指导企业生产制造。

4工艺设计缺陷因素结构模型的构建

为了更好的表达缺陷因素与工艺设计过程的关系，避免工艺设计缺陷的产生，并参考多数企业的工艺设计流程，采用过程方法构建的工艺缺陷因素结构关系模型，如图3所示。从图3可以看出硬件产品工艺设计过程是一个多层次，多步骤和分阶段的设计过程。整个工艺设计过程涉及的影响因素因不同阶段而不同，分布于产品工艺设计过程各个阶段的活动中。工艺缺陷影响因素结构关系模型不仅表达出工艺设计过程中各设计阶段间的逻辑顺序关系，理顺了工艺设计阶段的各个活动的输入、输出，而且还清晰地呈现出设计资源、环境等缺陷因素与工艺设计过程的关系，为以后的工艺设计缺陷的预防和控制提供了理论基础。然而，从整个模型可以看出，影响工艺缺陷的因素比较多，在具体的工艺设计活动中，往往是由于模型中缺陷因素不能合理有效的控制这些因素，增加了工艺设计缺陷的风险。因此，需要进一步定量掌握工艺设计阶段的影响因素对工艺设计活动的影响程度，以及因素之间的互相影响关系，以便更好的，有针对性地采取措施来优化工艺设计过程，提高工艺设计质量。

5工艺缺陷影响因素定量化分析

5.1基于DEMATEL方法的工艺设计缺陷因素分析

DEMATEL（decisionmakingtrialandevaluationlaboratory）决策实验室分析法，是20世纪70年代出现的运用图论与矩阵论原理进行系统因素分析的方法，它通过系统中各因素之间的逻辑关系构建直接影响矩阵，计算各因素对其他因素的影响度以及被影响度，从而计算各因素的中心度和原因度，然后，根据因素所对应的中心度和原因度，得出该因素所属的种类（原因性因素还是结果性因素）。DEMATEL方法关注的不仅是因素之间的两两直接影响关系，还考虑了所有因素之间的间接影响关系，从而获取众多因素中的关键因素。采用DEMATEL方法对影响工艺设计缺陷因素进行量化分析，分析过程直观、明晰，其结果不仅可以表达各缺陷因素之间的量化因果关系，还能根据量化结果对影响因素集进行因果分类和重要程度排序，为缺陷因素控制管理以及识别提供科学依据。

5.2基于DEMATEL方法的工艺设计缺陷因素分析步

骤如下（1）构建各因素间的直接影响矩阵。工艺设计缺陷影响因素表示为Tx，其中x=1，2，3……n，如果因素Ti对因素Tj有影响，则表示为tij。设定影响关系评价标度(如根据较强，强，一般，弱，无五个等级分别赋值)，定义：当i=j时，tij=0表示因素自身对自己无影响；当因素Ti对因素Tj影响很弱时，tij=1；当因素Ti对因素Tj影响一般时，tij=2；当因素Ti对因素Tj影响较强时，tij=3；当因素Ti对因素Tj影响很强时，tij=4。构造因素间的影响矩阵G。影响度Hi为综合影响矩阵D中i行的行和，表示因素Ti对其他所有元素的综合影响值。被影响度Lj为综合影响矩阵T中j列的列和，表示Tj受其他所有因素的综合影响值。中心度Mi为综合影响矩阵T中第i行的行和与第i列的列和之和，表示该因素在系统中的重要性程度。原因度Ui为综合影响矩阵T中的第i行之和与第i列之和的差，表示该因素与其他因素的因果逻辑关系程度，若为正，表示该因素对其他因素的影响大，称为原因因素;若为负，则表示该因素受其他因素的影响大，称为结果因素。（5）根据第四步计算的结果，以Ui为纵轴，Mi为横轴，绘制因素的原因—结果图，得出各缺陷因素的影响度和被影响度排序。

5.3举例分析

以某雨弹发射架的工艺设计为例，影响雨弹发射架工艺设计缺陷的因素众多、关系复杂。按上述方法，从与工艺设计有关过程活动的角度来考虑，同时考虑输入输出类、资源类、环境类以及监测评价四大类工艺缺陷影响因影响因素体系，构建了雨弹发射架工艺设计缺陷因素表以及按DEMATEL方法步骤计算出综合数据，如表2所示。（1）缺陷因素的原因—结果图根据综合影响关系表，以Ui为纵轴，Mi为横轴，绘制因素的原因—结果图，得出各缺陷因素的影响度和被影响度排序。应用SPSS软件将各雨弹发射架工艺设计影响因素标注在坐标系上，如图4所示。（2）分析结果由以上结果从整体所有因素可以看到：（1）雨弹发射架工艺设计的原因因素有24个位于0线以上，依次f1、f2、f3、f4、f5、f7、f8、f10、f11、f13、f14、f15、f17、f21、f23、f24、f25、f28、f30、f32、f35、f37、f39、f40，它们是导致雨弹发射架工艺设计缺陷的主导因素。根据20/80原则，影响度大小排序前五位为f10（工艺流程图）、f13（工序操作指导卡片）、f5（现有生产能力资料）、f7（毛坯方案）、f2（组件明细）、所以，必须采取针对性的措施。（2）结果因素有16个位于0线以下，依次为f6、f9、f12、f16、f18、f19、f20、f22、f26、f27、f29、f31、f33、f34、f36、f38，这些因素受其他因素影响比较大。按被影响度大小排序前三位为f38（成本约束）、f22（毛坯的相关经验）、f12（工序卡片），它们极易受到其他因素的影响，必须加以重视。（3）从工艺设计缺陷因素原因—结果图中也可以分别按类中的因素比较，如输入输出类缺陷因素（正方形表示）中的f10（工艺流程图）、f13（工序操作指导卡片）、f5（现有生产能力资料）中心度值较大，是输入输出类最可能导致工艺设计缺陷的致因因素；从图4可以看出输入输出类因素相对其他类因素大部分都在0线以上，这说明此类因素中原因因素较多，应该给予一定控制。资源类缺陷因素(圆圈表示)中f22（毛坯的相关经验）原因度第二小，说明受其他因素影响最大。环境类缺陷因素（正三角形表示）中f38（成本约束）原因度最小，中心度第三大，说明成本约束不仅受其他因素影响大外，自身影响其他因素也大，应给予控制。监测评价类成本约束（倒三角形表示）f39，f40，都在0线以上，说明此类缺陷因素影响其他因素较多。（4）从整体来看缺陷因素f5（现有生产能力资料）、f10（工艺流程图）、f12（工序卡片）、f13（工序操作指导卡片）、f22（毛坯的相关经验）、f38（成本约束）相对离散，应重点控制监测。以上结果只是针对雨弹发射架工艺设计，对其他硬件产品工艺设计缺陷因素分析可参照此方法，但分析结果因产品而异。

6结论

采用过程方法，分析了影响硬件产品工艺缺陷的设计各个阶段影响因素。从输入、输出、所需资源、所处环境、增值转化活动及监测评价过程六要素全面系统地构建了工艺缺陷的结构关系模型，弥补了以往产品设计过程中对工艺设计缺陷影响因素关注的不足，直观展现了影响因素、工艺设计阶段与工艺缺陷之间的作用关系。在此基础上，利用DEMATEL法对工艺缺陷活动的影响因素之间定量化分析，得出各因素的影响大小和因素之间的因果关系，以此来针对性的控制。最后在雨弹发射架工艺设计中得到应用。研究成果对其他企业预防和控制硬件产品工艺设计缺陷起到重要指导意义。

作者：刘卫东 余为锋 郑慧萌 肖承地 单位：南昌大学

硬件设计论文:四旋翼飞行器硬件系统设计论文

近年来，随着微电子技术、传感器技术、信号处理技术的迅速发展，以及新能源、新材料的广泛应用，使四旋翼无人飞行器的控制算法与工程应用得到了优化与创新。国防科技大学、上海交通大学等学者提出了基于Backstepping方法、自抗扰控制、滑膜技术的控制［1，2］。斯坦福大学的STARMAC工程研发的四旋翼飞行器系统具有可靠完全自主航点跟踪的能力，具备多飞行器协同飞行水平［3］。麻省理工学院无人机集群健康管理计划实现了通过地面操作实现多个无人机对动态环境感知、重建并规划飞行［4］。考虑到四旋翼飞行器具有非线性、多变量、强耦合等特点，要通过无刷电调控制4个无刷电机的转速来实现由4个输入量，6个自由度的欠驱动系统的控制［5］。在四旋收稿日期:2014—06—05*基金项目:浙江省科技厅公益项目(2012C21082)翼飞行器控制系统设计的过程中对飞行原理进行定性定量的分析，可以减少飞行实验平台的搭建时间，也可为电源模块、飞行控制模块的设计提供理论基础。为实现四旋翼飞行器的自稳控制，通过陀螺仪、大气压力传感器、三轴加速度传感器采集到的数据对飞行姿态进行解析，但是飞行时所产生的机体震动、温漂、零漂所带来的误差以及外界环境的干扰［6］，使位置姿态的估计与飞行高度的保持产生了较大的困难。对此，本文在飞行控制系统设计中对加速度传感器与陀螺仪融合使用，解析姿态数据的过程中使用卡尔曼滤波算法，不但有效地减弱了陀螺仪的温漂、零漂现象，还使得多传感器间的优缺点互补，提高了四旋翼飞行器的控制精度。

1飞行原理与机械结构

四旋翼飞行器的旋翼对称地安装在呈十字交叉的支架顶端，位置相邻的旋翼旋转方向相反，同一对角线上的旋翼旋转方向相同，以此确保了飞行系统的扭矩平衡［7］，如图1所示。四旋翼飞行器旋翼的旋转切角是固定值，因此，要通过调节每个电机的转速来实现六自由度的飞行姿态控制。增大或减少4个电机的转速来完成垂直方向上的升降运动，调节1，3旋翼的转速差来控制仰俯速率和进退运动，调节2，4旋翼的转速差来控制横滚速率和倾飞运动，调节2个顺时针旋转电机和2个逆时针旋转电机的相对速率来控制偏航运动。通过对飞行原理的分析，把可行性、低成本、易维护作为主要考虑因素，设计的样机如图2所示。机臂由镂空工程塑料材料PA66和30%玻璃纤维制成，质量相对较轻，强度大，对称电机轴距55cm，为保证水平起飞与平稳着陆，四旋翼飞行器底部安装起落架。电机旋翼等具体参数为:机体质量为857g;最大负载约为300g;机身高度为31cm;飞行时间约为8min。在整机安装过程中尽量保证重心在机械机构的对称中心，实际飞行实验证明了系统动力设备与机械结构的可行性。

2总体结构设计

四旋翼飞行器的硬件系统设计以飞控板为核心，搭载动力设备、电源模块与遥控模块。图3描述了以ATMEGA644P—AU为核心芯片搭载多传感器的飞行控制系统总体结构框图，整体系统利用11．1V锂电池供电，飞控与无刷电调以I2C总线数据传输来调节4个电机的转速;在遥控模块中，2．4MHz的控制信号通过PPM解码板与飞控板进行数据传输;在多传感器系统中，大气压力感器用于飞行高度检测，陀螺仪与加速度计的融合使用用于姿态解算。

3电源模块

四旋翼飞行器由2200MAh，11．1V，持续放电倍率30C锂电池供电，通过稳压电路的设计对不同电路进行供电，确保各模块正常稳定的工作。控制系统设计需要5，3V两种电平供电，电压转换电路如图4所示。由锂电池提供的11．1电压经两块7805稳压芯片后转为5V电压，一部分用于飞控板供电，一部分向预留的外部接口供电。经7805输出的5V电压经过2个MCP1700T稳压芯片输出3V电压，一部分供给控制系统的数字电路，一部分供给控制系统的模拟电路。330μF/25V电解电容器，10nF/16V钽电容器，贴片电容器的并联使用起到了防止电压抖动与滤波的作用。

4多传感器控制模块

为了准确地控制四旋翼飞行器的飞行姿态，需要在控制系统中加入不同的传感器，加速度传感器与三个陀螺仪来测量三轴加速度与角速度，大气压力传感器通过测量起始位置与飞行位置的气压差对飞行高度控制，为自主导航功能提供支持。大气压力传感器选择的是Freescale公司的MPX4250A，在该集成传感器芯片上，除具有压阻式压力传感器外，还有用作温度补偿的薄膜电阻网络，测压范围为20～250kPa，输出电压为0．2～4．9V，工作温度范围为－40～+125℃。电路如图5所示，可以根据压力的大小，通过控制P_1和P_2选择不同的放大倍数，提高采样的精度。LIS344ALH是一种低功耗、高性能、高精度的三轴加速度传感器，通过模拟输出为外部电路提供直接测量信号，加速度传感器的工作电压为2．2～3．6V，检测量程可以在±2gn或±4gn间选择。其中，VREF为通过稳压芯片MCP1700T转换为3V的稳定电压输入。应用电路如图6所示，选择100nF的贴片电容器作为VCC端的解耦电容，在输出端使用1μF的滤波电容减小噪声。考虑到振动误差无法通过加速度传感器进行补偿，因此，陀螺仪选型的过程中把机械性能作为重要的考虑因素，选择了可以在单芯片上实现完整单轴角速度响应的ADXRS610陀螺仪传感器。3个ADXRS610陀螺仪分别安装于垂直于机体坐标系的XYZ轴来实现系统三轴角速度的测量。

5实验与仿真

四旋翼飞行器在姿态解算时，陀螺仪传感器直接测量的是角速度，在积分得到角度的过程中随着时间的增长会产生累计积分误差，积分误差产生的原因一方面是积分时间，另一方面，由于自身的机械特性会产生零漂温漂等现象［8］。在陀螺仪的使用过程中融合加速度传感器，不仅为陀螺仪提供了绝对参考系，而且使加速度传感器优秀的静态性能与陀螺仪良好的动态性能相结合［9］，较好地抑制了外界干扰。数据经卡尔曼滤波算法处理后，可有效地降低数据噪声。图8为加速度传感器采样数据与卡尔曼滤波后的数据比较，可以明显地看到噪声信号减小了，但是仍有少量的扰动存在。图9的曲线表明了陀螺仪采集角速度数据存在零漂、温漂现象，当确定零漂为0．05°，静态输出电压为2．63V时，从波形图中可以观察到通过卡尔曼滤波处理后的积分数据平滑收敛，不但对零点漂移进行了补偿，而且对累计积-10-5051015角度/（°）012345时间/s卡尔曼滤波后的数据加速度计采集数据图8加速度计采样数据经卡尔曼滤波后的数据图Fig8DatadiagramofsamplingdatasofaccelerometerprocessedbyKalmanfiltering分误差，温漂有较好的抑制作用。-10-5051015角度/（°）012345时间/s卡尔曼滤波后的陀螺仪数据陀螺仪积分数据采集角速度数据。

6结论

本文从四旋翼飞行器的飞行原理入手，整合各个功能模块并通过对主要传感器的选型完成四旋翼飞行器控制系统的硬件电路设计，实现了飞行实验平台的搭建，多次飞行实验证明了硬件系统的可行性，达到了预期设计目标。在加速度传感器与陀螺仪的融合使用过程中，通过卡尔曼滤波算法对数据进行处理，有效地抑制了在硬件电路设计中无法避免的零漂、温漂等干扰因素，仿真结果证明了该方法的有效性。

作者:李运堂 单位: 中国计量学院机电工程学院

硬件设计论文:静止无功发生器硬件电路设计论文

一、静止无功发生器的工作原理与基本结构

静止无功发生器硬件电路主要包括:整流电路、逆变电路、智能功率模块IPM的驱动电路、过零检测电路，电流调理电路，锁相环电路。逆变电路采用了IPM，该芯片内含驱动电路，报警电路等独特结构，一方面提高了系统的可靠性;另一方面也避免了保护电路的另外设计，简化了硬件装置的设计。主电路主要由整流部分和逆变部分组成。整流部分通过三相不可控整流桥将三相交流电压转换为三相直流电压，在经过电容滤波后得到稳定的直流电压。逆变部分采用SPWM控制技术来控制IPM内部IGBT的开断从而获得所需的补偿电流。将整流输出的直流电逆变转化为交流电回馈到电网。IPM内含保护电路，当发生故障时，IPM的自保能力使得IGBT的损坏率较低，提高了系统的可靠性。

二、SVG各硬件电路组成

(一)整流电路。整流电路采用三相不可控整流桥，输出的三相直流电通过电容稳压、滤波获得稳定的直流电压。根据以往的经验，直流侧电容取用4个2200μF/450V的电解电容，两并两串接进电路。电路组成如图2所示。为了避免大电流烧坏整流装置，电容需要通过一个充电电阻对不可控整流桥的输出端进行充电，直到充满在直接接到不可控整流桥的输出端。另外，为避免故障发生，在不使用整流电路时要对滤波电容进行放电。根据计算的电压、电流，选用二极管整流模块6RI30G－160G－120即(30A，1200V)。

(二)IPM及其外围驱动电路。通过计算智能功率模块(IPM)参数，选用型号为PM25CLA120的IPM(25A，1200V)，内部有IGBT，内含驱动电路。通过资料得知IPM驱动电路的控制电源电压范围为13．5V～16．5V，本文选用4路隔离的l5V直流电源。利用DSP发出PWM信号经光耦器件隔离后作为驱动信号对IPM进行控制。

(三)电流调理电路。该电路可将18A的电网电流相量转换成0～3Vpp的电压信号并实现过零点检测功能。该电路与电压调理电路的组成基本一致，不同之处在于互感器TVA1421－01用作电流互感器，采样电阻取59Ω。若一次侧电流为18A，二次侧输出(－0．5～+0．5)V的正弦波;经放大电路，输出电压(－1．5～+1．5)V的正弦波;最后经过加法电路输出(0V～3．00V)的电压信号。同时大于50Hz的正弦信号被滤除。过零比较电路在正弦波的过零时刻输出下降沿跳变。

(四)锁相环电路。本文采用了由TI公司生产的CD7H4C4046型锁相环芯片对电网频率进行跟踪，避免了利用固定频率采样时产生的误差。本系统中，锁相环的输出信号有两大作用:一是作为ADC模块的转换触发信号;二是作为事件管理器A(EVA)的时钟输入信号。通过锁相环电路使其产生跟随电网频率变化的SP-WM波，从而精确控制后级逆变器。

三、结语

本文论述了静止无功发生器的基本原理，实现了SVG的硬件电路设计，主要包括:逆变电路、整流电路的设计及储能电容的选择、电流调理电路、锁相环电路、IPM及其外围驱动电路，并通过实验验证，各级电路的输出符合实验要求。

作者:崔玮玮韦钰陈宇晨王凯刘昱彤单位:上海工程技术大学

硬件电路设计论文

AD9883A是高性能的三通道视频ADC可以同时实现对RGB三色信号的实时采样。系统采用32位浮点芯片ADSP-21160来处理数据,能实时完成伽玛校正、时基校正,图像优化等处理,且满足了系统的各项性能需求。ADSP-21160有6个独立的高速8位并行链路口,分别连接ADSP-21160前端的模数转换芯片AD9883A和后端的数模转换芯片ADV7125。ADSP-21160具有超级哈佛结构,支持单指令多操作数(SIMD)模式,采用高效的汇编语言编程能实现对视频信号的实时处理,不会因为处理数据时间长而出现延迟。

系统硬件原理框图如图1所示。系统采用不同的链路口完成输入和输出,可以避免采用总线可能产生的通道冲突。模拟视频信号由AD9883A完成模数转换。AD9883A是个三通道的ADC,因此系统可以完成单色的视频信号处理,也可以完成彩色的视频信号处理。采样所得视频数字信号经链路口输入到ADSP-21160,完成处理后由不同的链路口输出到ADV7125,完成数模转换。ADV7125是三通道的DAC,同样也可以用于处理彩色信号。输出视频信号到灰度电压产生电路,得到驱动液晶屏所需要的驱动电压。ADSP-21160还有通用可编程I/O标志脚,可用于接受外部控制信号,给系统及其模块发送控制信息,以使整个系统稳定有序地工作。例如,ADSP-21160为灰度电压产生电路和液晶屏提供必要的控制信号。另外,系统还设置了一些LED灯,用于直观的指示系统硬件及DSP内部程序各模块的工作状态。

本设计采用从闪存引导的方式加载DSP的程序文件,闪存具有很高的性价比,体积小,功耗低。由于本系统中的闪

存既要存储DSP程序,又要保存对应于不同的伽玛值的查找表数据以及部分预设的显示数据,故选择ST公司的容量较大的M29W641DL,既能保存程序代码,又能保存必要的数据信息。

图2为DSP与闪存的接口电路。因为采用8位闪存引导方式,所以ADSP-21160地址线应使用A20-A0,数据线为D39—32,读、写和片选信号分别接到闪存相应引脚上。

系统功能及实现

本设计采用ADSP-21160完成伽玛校正、时基校正、时钟发生2S、图像优化和控制信号的产生等功能。

1伽玛校正原理

在LCD中,驱动IC/LSI的DAC图像数据信号线性变化,而液晶的电光特性是非线性,所以要调节对液晶所加的外加电压,使其满足液晶显示亮度的线性,即伽玛(Y)校正。Y校正是一个实现图像能够尽可能真实地反映原物体或原图像视觉信息的重要过程。利用查找表来补偿液晶电光特性的Y校正方法能使液晶显示系统具有理想的传输函数。未校正时液晶显示系统的输入输出曲线呈S形。伽玛表的作用就是通过对ADC进来的信号进行反S形的非线性变换,最终使液晶显示系统的输入输出曲线满足实际要求。

LCD的Y校正图形如图3所示,左图是LCD的电光特性曲线图,右图是LCD亮度特性曲线和电压的模数转换图。

2伽玛校正的实现

本文采用较科学的Y校正处理技术,对数字三基色视频信号分别进行数字Y校正(也可以对模拟三基色视频信号分别进行Y校正)。在完成v校正的同时,并不损失灰度层次,使全彩色显示屏图像更鲜艳,更逼真,更清晰。

某单色光Y调整过程如图4所示,其他二色与此相同。以单色光v调整为例:ADSP-21160首先根据外部提供的一组控制信号,进行第一次查表,得到Y调整系数(Y值)。然后根据该Y值和输入的显示数据进行第二次查表,得到经校正后的显示数据。第一次查表的Y值是通过外部的控制信号输入到控制模块进行第一次查表得到的。8位显示数据信号可查表数字0～255种灰度级显示数据(Y校正后)。

3图像优化

为了提高图像质量,ADSP-21160内部还设计了图像效果优化及特技模块,许多在模拟处理中无法进行的工作可以在数字处理中进行,例如,二维数字滤波、轮廓校正,细节补偿频率微调、准确的彩色矩阵(线性矩阵电路),黑斑校正、g校正、孔阑校正、增益调整、黑电平控制及杂散光补偿、对比度调节等,这些处理都提高了图像质量。

数字特技是对视频信号本身进行尺寸、位置变化和亮,色信号变化的数字化处理,它能使图像变成各种形状,在屏幕上任意放缩,旋转等,这些是模拟特技无法实现的。还可以设计滤波器来滤除一些干扰信号和噪声信号等,使图像的清晰度更高,更好地再现原始图像。所有的信号和数据都是存储在DSP内部,由它内部产生的时钟模块和控制模块实现的。

4时基校正及系统控制

由于ADSP-21160内部各个模块的功能和处理时间不同,各模块之间存在一定延时,故需要进行数字时基校正,使存储器最终输出的数据能严格对齐,而不会出现信息的重叠或不连续。数字时基校正主要用于校正视频信号中的行,场同步信号的时基误差。首先,将被校正的信号以它的时基信号为基准写入存储器,然后,以TFT-LCD的时基信号为基准读出,即可得到时基误差较小的视频信号。同时它还附加了其他功能,可以对视频信号的色度、亮度、饱和度进行调节,同时对行、场相位、负载波相位进行调节,并具有时钟台标的功能。

控制模块主要负责控制时序驱动逻辑电路以管理和操作各功能模块,如显示数据存储器的管理和操作,负责将显示数据和指令参数传输到位,负责将参数寄存器的内容转换成相应的显示功能逻辑。内部的信号发生器产生控制信号及地址,根据水平和垂直显示及消隐计数器的值产生控制信号。此外,它还可以接收外部控制信号,以实现人机交互,从而使该电路的功能更加强大,更加灵活。此外,ADSP21160的内部还设计了I2C总线控制模块,模拟FC总线的工作,为外部的具有I2C接口的器件提供SCLK(串行时钟信号)和SDA(双向串行数据信号)。模拟I2C工作状态如图5和图6所示。

系统软件实现

在软件设计如图7所示,采用Matlab软件计算出校正值,并以查找表的文件形式存储,供时序的调用。系统上电

开始,首先要完成ADSP-21160的一系列寄存器的设置,以使DSP能正确有效地工作。当ADSP-21160接收到有效的视频信号以后,根据外部控制信息确定Y值。为适应不同TFT-LCD屏对视频信号的显示,系统可以通过调整Y值,以调节显示效果到最佳。再如图4所示,对先前预存的文件进行查表,得到所需的矫正后的值,然后暂存等待下一步处理。系统还可以根据视频信号特点和用户需要完成一些图像的优化和特技,如二维数字滤波、轮廓校正、增益调整、对比度调节等。这些操作可由用户需求选择性使用。利用ADSP-21160还可以实现图像翻转、停滞等特技。最后进行数字时基校正,主要用于校正视频信号中的行、场同步信号的时基误差,使存储器最终输出的数据能严格对齐,而不会出现信息的重叠或不连续。除了以上所述的主要功能以外,ADSP-21160还根据时序控制信号,为灰度电压产生电路和TFT-LCD屏提供必要的控制信号。另外,ADSP-21160还能设置驱动通用I/O脚配置的LED灯,显示系统工作状态。

结束语

本文介绍了基于ADSP-21160的液晶驱动电路设计。该驱动电路能完成伽马校正、图像优化及时基校正等功能,并能提供具有足够驱动能力的时序和逻辑控制信号,能驱动大部分的TFT—LCD。用ADSP-21160设计驱动电路实时性好、通用性强、速度快且高效,而且还能在ADSP-21160中嵌入其他功能模块控制,增强系统的功能。这样不仅充分利用了ADSP-21160资源,又节省了外部资源,简化了硬件电路的设计。作者将SONY的LCX029CPT显示屏应用在本文所设计的驱动电路上,显示出质量很高的图像,因此该设计满足驱动液晶显示器的要求。

硬件设计论文:变压器冷却控制系统控制器硬件设计论文

摘要：变压器的冷却装置是将变压器在运行中由损耗所产生的热量散发出去，以保证变压器可以安全正常的运行。本文所进行的主要核心部分就是对控制模块进行的设计，其中包括了可以对主变压器风扇投入与切除的温度范围进行自行设定，也可以按照用户的要求而变化。

关键词：变压器；冷却控制系统；硬件

1变压器冷却控制系统控制模块的设计总体思想

本文所进行的就是对变压器冷却控制系统控制器模块进行设计，其中包括了可以对主变压器风扇投入与切除的温度范围进行自行设定，也可以按照用户的要求而变化。在传统控制方式中，风扇投切的温度限制值是不能改变的，此外，风扇电机的启动和停止温度有一余量，不像传统的控制方式中是一个定值，避免了频繁启动的缺陷，此外还有运行、故障保护及报警等信号的显示及其与控制中心或调度中心的通讯，上传这些信息，如变压器油温、风扇运行状态有无故障等。至于风扇的分组投切设置是为了节约电能，具有一定的经济意义，但这个分组数不宜过多，以免控制复杂，且散热效果不佳。

控制器主要由AT89CS1单片机、A/D转换器、键盘控制芯片，输出模块、通讯模块以及自动复位电路等组成，其中单片机是控制器的核心，AID转换器是把输入信号转换为数字信号。

2变压器风扇控制系统的硬件接线

基于以上的要求，我们设计的风扇控制器的硬件线路图如下页图1所示。变压器风扇控制中对控制模块进行改进是本文研究的重点，其中包括主要芯片的选用以及一些抗干扰元件的使用。所以在本章节中，我们重点将要介绍变压器风扇冷却控制模块中的主要硬件芯片的作用、选用以及它们之间的连接力一法。

（1）单片机AT89C51（如图1）。

AT89C51是Atmel公司生产的一种低功耗，高性能的8位单片机，具有8k的flash可编程只读存储器，它采用Atmel公司的高密度不易丢失的存储器技术，并且和工业标准的80c51和80c52的指令集合插脚引线兼容，其集成的flash允许可编程存储器可以在系统或者通用的非易失性的存储器编程中进行重新编程。AT89C51集成了一个8位的CPU，8K的flash。256字节的EDAM，32位的I/0总线。三个16字节的定时器/计数器，两级六中段结构，一个全双工的串行口，振荡器及时钟电路。AT89C51是完成系统的数据处理和系统控制的核心，所有其它器件都受其控制或为其服务。

在本文中，经过TLC1543A/D转换器后输出的数字量输入到AT89C51单片机中，同时在进行了温度参数的设置以后，进行它的输出控制，其中包括了变压器的温度显示、状态显示、以及声音报警设备等等，也就是我们所研究的变压器冷却控制系统的核心部分。

（2）变压器的温度采集及温度处理模块。在变压器的风扇冷却自动控制系统中，第一步进行的就是对变压器上层油温进行的温度采集工作。变压器的温度采集是由变压器的温度控制器来实现的，其中包括铂电极、传感器以及变送器。经过温度控制器输出的信号进入变送器，变送器送出一个4一20毫安的电流信号，然后将此电流信号通过控制芯片上的电阻元件实现电流电压信号的转换，转换后的电压是在0.4一2（伏特）之间，然后将此电压信号输入到TLC1543数模转换器，进行信号处理。变送器输出信号有电流和电压信号两种，考虑到变压器安装的位置（室外）距本控制装置（室内）有一定的距离，电流信号不易损失，故选择了4一20毫安的电流信号。（3）11通道10位串行A/D转换器丁LC1543。

TLC1543A/D转换器是美国TI公司生产的众多串行A/D转换器中的一种，它具有输入通道多、转换精度高、传输速度快、使用灵活和价格低廉等优点，是一种高性价的模数转换器。TLC1543是CMOS，10位开关电容逐次逼近模数转换器。它有三个输入端和一个3态输出端：片选（CS），输入/输出时钟（I/0CLOCK），地址输入和数据输出（DATAOUT）。这样通过一个直接的四线接口与卞处理器或外围的串行口通讯。片内还有14通道多路选择器可以选择11个输入中的任何一个三个内部自测试（self-test）电压中的一个。

（4）BC7281128段LED显示及64键键盘控制芯片。

BC7281是16位LED数码管显示器键盘接口专用控制芯片，通过外接移位寄存器（典型芯片如74HC164，74LS595等），最多可以控制16位数码管显示或128支独立的LED。BC7281的驱动输出极性及输出时序均为软件可控，从而可以和各种外部电路配合，适用于任何尺寸的数码管。

BC7281各位可独立按不同的译码方式译码或不译码显示，译码方式显示时小数点不受译码影响，使用方便；BC7281内部还有一闪烁速度控制寄存器，使用者可随时改变闪烁速度。

BC7281芯片可以连接最多64键C8*8）的键盘矩阵，内部具有去抖动功能。它的键盘具有两种工作模式，BC7281内部共有26个寄存器，包括16个显示寄存器和10个特殊（控制）寄存器，所有的操作均通过对这26个寄存器的访问完成。

BC7281采用高速二线接口与MCU进行通讯，只占用很少的I/O资源和主机时间。

BC7281在本系统中主要用于驱动变压器温度显示的LED以及显示风扇运行状态的指示灯。

前已提及，BC7281芯片内部共有26个寄存器，包括16个显示寄存器和10个特殊功能寄存器，共用一段连续的地址，其地址范围是OOH-19H，其中OOH-OFH为显示寄存器，其余为特殊寄存器。

（5）使用MAX232实现与PC机的通讯。

①MAX232芯片简介

MAX232芯片是1VIAX工M公司生产的低功耗、单电源双RS232发送/接收器，适用于各种E工A-232E和V.28；V.24的通信接口，1VIAX232芯片内部有一个电源电压变换器，可以把输入的+5V电源变换成RS-2320输出电平所需±10V电压，所以采用此芯片接口的串行通信系统只要单一的+5V电源就可以。

我们的设计电路中选用其中一路发送/接收，RlOUT接MCS一51的RXD，T1工N接MCS一51的TXD，TlOUT接PC机的RD，Rl工N接PC机的TD1。因为MAX232具有驱动能力，所以不需要外加驱动电路。

系统中使用了此技术之后就实现了变压器风扇冷却系统的远程控制，工作人员可以在控制室对冷却系统进行控制，可以达到方便、准确、快捷的日的，这也是我们对传统的风扇冷却控制系统而做的一个重要的改进。

②串行通讯

在此实现中，我们必须要对MCS-51串行接日和PC机串行接日的串行通讯要有一定的了解，串行通信是指通信的发送方和接收方之间数据信息的传输是在单根数据线上，以每次一个二进制位移动的，它的优点是只需一对传输线进行传送信息，囚此其成本低，适用于远即离通信；它的缺点是传送速度低；串行通信有异步通信和同步通信两种基本通信方一式，同步通信适用于传送速度高的情况，其硬件复杂；而异步通信应用于传送速度在50到19200波特之间，是比较常用的传送方式，本文中使用的就是异步通讯方式。

（6）“看门狗”电路DS1232

在系统运行的过程中，为了避免因干扰或其他意外出现的运行中的死机的情况，“看门狗电路”DS1232会自动进行复位，并且能够重读EEPROM中的设置，以保证系统可以安全正常的运行。

美国Dallas公司生产的“看门狗”（WATCHDOG）集成电路DS1232具有性能可靠、使用简单、价格低廉的特点，应用在单片机产品中能够很好的提高硬件的抗干扰能力。

DS1232具有以下特点：

①具有8脚DIP封装和16脚SOIC贴片封装两种形式，可以满足不同设计要求；

②在微处理器失控状态卜可以停止和重新启动微处理器；

③微处理器掉电或电源电压瞬变时可自动复位微处理器；

④精确的5%或10%电源供电监视；

在本变压器冷却控制系统中，DS1232作为一定时器来起到自动复位的作用，在DS1232内部集成有看门狗定时器，当DS1232的ST端在设置的周期时间内没有有效信号到来时，DS1232的RSR端将产生复位信号以强迫微处理器复位。这一功能对于防止由于干扰等原因造成的微处理器死机是非常有效的，因为看门狗定时器的定时时间由DS1232的TD引脚确定，在本设计中，我们将其TD引脚与地相接，所以定时时间一般取为150ms。

3结论

本装置实现了通过单片机自动控制冷却器的各种运行状态并能精确监测变压器的油温和冷却器的各种运行、故障状态，显示了比传统的控制模式的优越性。（1）能够对变压器油温进行监测与控制；（2）实现了变压器冷却器依据不同油温的分组投切，延长了冷却器的使用寿命，有较好的经济意义；（3）实现了冷却系统的各种状况，如油温、风扇投切和故障等信息的上传，便于值班员、调度员随时掌握情况。

由于固态继电器实现了变压器的无触点控制，解决了传统的控制回路的弊端，同时此控制装置具有电机回路断相与过载的保护功能。由于使用了单片机，因而具有一定的智能特征，实现了油温、风扇的投入、退出和故障等信号的显示以及上传等。通过实际运行表明，该装置的研制是比较成功的。但今后，我们还应该对固态继电器本身的保护进行一些研究，以免主回路因电流过大而造成固态继电器的损坏，以使变压器风扇冷却控制回路更加完善。

硬件设计论文:PCI加密卡硬件设计分析论文

摘要：介绍基于PCI总线加密卡的硬件组成部分。该加密卡汲取了现代先进的加密思想，实现了高强度加密功能。

关键词：加密卡PCI总线PCI9052ISP单片机

加密是对软件进行保护的一种有效手段。从加密技术的发展历程及发展趋势来看，加密可大体划分为软加密和硬加密两种。硬加密的典型产品是使用并口的软件狗，它的缺点是端口地址固定，容易被逻辑分析仪或仿真软件跟踪，并且还占用了有限的并口资源。笔者设计的基于PCI总线的加密卡具有以下几个优点：第一，PCI总线是当今计算机使用的主流标准总线，具有丰富的硬件资源，因此不易受资源环境限制；第二，PCI设备配置空间采用自动配置方式，反跟踪能力强；第三，在PCI扩展卡上易于实现先进的加密算法。

1总体设计方案

基于PCI总线的加密卡插在计算机的PCI总线插槽上（5V32Bit连接器），主处理器通过与加密卡通信，获取密钥及其它数据。加密卡的工作过程和工作原理是：系统动态分配给加密卡4字节I／O空间，被加密软件通过驱动程序访问该I／O空间；加密卡收到访问命令后，通过PCI专用接口芯片，把PCI总线访问时序转化为本地总线访问时序；本地总线信号经过转换处理后，与单片机相连，按约定的通信协议与单片机通信。上述过程实现了主处理器对加密卡的访问操作。

图1硬件总体设计方案

下面以主处理器对加密卡进行写操作为例，阐述具体的实现方法。加密卡采用PLX公司的PCI9052作为PCI总线周期与本地总线周期进行转换的接口芯片。PCI9052作为PCI总线从设备，又充当了本地总线主设备，对其配置可通过EEPROM93LC46B实现。主处理器对加密卡进行写操作，PCI9052把PCI总线时序转化为8位本地数据总线写操作。这8位本地数据总线通过Lattice公司的ispLSI2064与单片机AT89C51的P0口相连，2064完成PCI9052本地总线与AT89C51之间的数据传输、握手信号转换控制等功能。2064对8位本地数据总线写操作进行处理，产生中断信号。该中断信号与AT89C51的INT0＃相连，使AT89C51产生中断。AT89C51产生中断后，检测与其P2口相连的本地读写信号WR＃、RD＃、LW／R＃。当WR＃为低电平、LW／R＃为高电平时，AT89C51判断目前的操作是否为写操作。确认是写操作后，AT89C51把P0口上的8位数据取下来，然后用RDY51＃（经2064转换后）通知PCI9052的LRDYi＃，表明自己已经把当前的8位数据取走，可以继续下面的工作。PCI9052收到LRDYi＃有效后，结束当前的8位数据写操作。PCI总线的一次32位数据写操作，PCI9052本地总线需要四次8位数据写操作，通过字节使能LBE1＃、LBE0＃区分当前的8位数据是第几个字节有效。

加密卡硬件总体设计方案如图1所示。

2硬件各组成部分说明

2．1PCI9052部分

PCI9052是PCI总线专用接口芯片，采用CMOS工艺，160引脚PQFP封装，符合PCI总线标准2．1版。其总线接口信号与PCI总线信号位置对应，因此可直接相连，易于PCB实现。PCI9052的最大数据传输速率可达132MB／s；本地时钟最高可至40MHz，且无需与PCI时钟同步；可通过两个本地中断输入或软件设置产生PCI中断。它支持三种本地总线工作模式，实际设计采用地址和数据线非复用、8位本地数据总线、非ISA模式。

PCI9052内部有一个64字节PCI配置空间，一个84字节本地配置寄存器组。对PCI9052的配置可由主机或符合3线协议的串行EEPROM完成（注：ISA模式必须由串行EEPROM完成配置）。实际设计采用Microchip公司的93LC46B存放配置信息。系统初始化时，自动将配置信息装入PCI9052，约需780μs。如果EEPROM不存在或检测到空设备，则PCI9052设置为默认值。

在设计中，EEPROM用到的配置项目有：设备ID：9050；厂商ID：10B5；分类代码：0780；子系统ID：9050；子系统厂商ID：10B5；支持INTA＃中断，PCI3C：0100；分配4字节本地I／O空间：（例LAS0RR）0FFFFFFD；其它本地地址空间未使用：00000000；4字节本地I／O空间基地址（模4对齐）：（LAS0BA）01200001（仅为示例）；4字节本地I／O空间描述符：（LAS0BRD）00000022（非猝发、LRDYi＃输入使能、BTERM＃输入不使能、不预取、各内部等待状态数均为0、8位本地数据总线宽度、小Endian模式）；中断控制／状态，Local4C：00000143（LINTi1使能、LINTi1边沿触发中断选择使能、LINTi2不使能、PCI中断使能、非软件中断、ISA接口模式不使能）；UserI／O、从设备应答、串行EEPROM、初始化控制，Local50：00024492。有两点要注意：一是设计中采用PLX公司推荐使用的串行EEPROM93LC46B按字（16bit）为单位组织；二是EEPROM开发器编辑输入与手工书写的顺序对应关系，以厂商ID：10B5为例，在开发器编辑输入的是b510，而不是10B5。

PCI9052本地信号的含义是：LAD[7．．0]：本地8位数据总线；WR＃：写有效；RD＃：读有效；LW／R＃：数据传输方向，高电平为写操作，低电平为读操作；LBE1＃和LBE0＃：字节使能，表明当前LAD[7．．0]上的数据是第几个字节（0到3）；BLAST＃：PCI9052写数据准备好或读数据已取走；LRDYi＃：外部设备（此设计指单片机）已把PCI9052写操作数据取走或读操作数据准备好；LINTi1：外部设备通过LINTi1向主机发送INTA＃中断，当单片机验证密钥正确，向主处理器发送请求，表明可以开始从中读取相关数据。

需注意的是，PCI9052在使用时，某些引脚要加阻值为1kΩ～10kΩ的下拉或上拉电阻。因此在实现时，给MODE、LHOLD、LINTi1引脚加下拉电阻，CHRDY、EEDO、LRDYi＃引脚加上拉电阻。

图2PCI9052本地写时序

以主处理器向单片机写数据为例，图2给出了PCI9052的本地写时序。

2．2ispLSI2064部分

为降低数据被解析的风险，应尽量减少使用分离元件。因此在设计中选用了Lattice公司的CPLDispLSI2064。该芯片采用EECMOS技术，100引脚TQFP封装，拥有2000个PLD门，64个I／O引脚另加4个专用输入，64个寄存器，3个全局时钟，TTL兼容的输入输出信号。2064具有在系统可编程ISP（In－SystemProgrammable）功能，可方便实现硬件重构，易于升级，降低了设计风险，并且安全性能高。PCI9052与单片机之间的8位数据线进行双向数据传输，不能简单地直接相连，需要进行传输方向控制和数据隔离。故用2064作为PCI9052本地信号与单片机信号进行信号传递的接口，图3给出了8位数据信号双向传输的原理图。2064的开发软件ispDesignExpert8．2版支持VHDL、VerilogHDL、Abel等语言及原理图输入，且通过专用下载电缆可把最终生成的JEDEC文件写入2064，实现编程。在设计时采用了原理图输入的方法。

原理图中用到的BI18的功能描述为：当OE＝1时，XB为输出，A为输入，即XB＝A；当OE＝0时，XB为输入，Z为输出，即Z＝XB。FD28的功能描述为：8位D触发器（带异步清除）。结合PCI9052本地读写时序，可以分析得出，在进行读写操作时，图3实现了LAD[7．．0]与D[7．．0]之间正常的数据传输；在非读写时，双方数据处于正常隔离状态。

2．3单片机AT89C51部分

单片机采用ATMEL公司的AT89C51。这是一个8位微处理器，采用CMOS工艺，40引脚DIP封装。它含有4K字节Flash和128字节RAM，且自身具有加密保护功能。单片机不进行外部存储器和RAM的扩展，程序存储和运行均在片内完成，有效地保证了加密强度。

单片机的P0口接图3的D[7．．0]，并加10kΩ的上拉排阻。WR＃、RD＃、W／R＃、BE1＃、BE0＃作为单片机输入信号接P2口。PCI9052写数据准备好或读数据已取走信号REQ9052＃作为单片机输入信号接P3．2（INT0＃);写数据单片机已取走或读数据单片机准备好信号RDY51＃作为单片机输出信号接P1．0;接P1．1的OVER51＃作为单片机输出信号，经2064接PCI9052的LINTi1，通过LINTi1向主机发送INTA＃中断请求。

基于PCI总线的加密卡，依照PCI总线标准2．1版，通过动态分配4字节I／O空间，实现主处理器与卡上单片机之间的握手通信。被加密软件通过访问加密卡，获取软件正常执行的相关权限。在加密卡不存在的情况下，被加密软件因得不到相关授权而无法运行，从而实现了加密功能。在单片机的存储器里，除了存放密钥之外，设计者还可以把被加密软件的部分程序、算法或常数写入单片机的存储器，在加密卡不存在的情况下，被加密软件的功能是不完整的，从根本上防止了软件破解。

硬件设计论文:压缩卡软硬件设计管理论文

摘要：随着计算机技术、多媒体和数据通信技术的发展，计算机视频的应用越来越广。但视频通常由于数据量巨大，应用受到不少限制。为解决视频数据的存储和传输，唯一途径就是对视频数据进行压缩。结合目前实际需求，给出了一种基于PCI总线的MPEG－I压缩卡的软件、硬件实现方案。

关键词：PCI总线WDM驱动MPEG－1压缩卡

随着计算机技术、多媒体和数据通信技术的高速发展，人们生活水平的提高，对计算机视频的需求和应用越来越多，如视频监控、视频会议、计算机视觉等。计算机视频提供给人的信息很多，但是视频的数据量很大，不利于传输和存储，使其应用受到不少限制。为解决视频数据的存储和传输，唯一途径就是对视频数据进行压缩。

目前常见的视频压缩方法有MPEG－1、MPEG－2、MPEG－4、H．261、H．263等。考虑压缩技术的成熟度和该压缩卡的主要用途，本文采用MPEG－1作为压缩标准，研制了基于PCI总线的MPEG－I压缩卡。该卡适用于视频监控、视频会议等多种应用场合。该卡加上一台主机、摄像头和软件可构成一个完整的视频采集压缩系统。

1系统特点

（1）支持BNC、RCA、S－VIDEO视频接口；

（2）支持PAL和NTSC制式；

（3）可对视频实时预览，最大分辨率可达720×576×32；

（4）可对声音进行同步监听；

（5）可对音、视频信号进行MPEG－I压缩，生成MPEG文件和VCD文件；

（6）用户可编程MPEG－1编码设置，可支持CBR和VBR；

（7）可一机多卡同时工作；

（8）可从动态影像中捕获单帧，生成JPG和BMP文件；

（9）支持Win98／Win2000。

2系统硬件设计

2．1系统组成

该系统主要由视频解码、音频解码、压缩核心和PCI接口等组成，其总体框图如图1所示。

2．2视频解码设计

视频解码部分主要完成模拟视频到数字视频的处理，以供后面预览、压缩用。视频解码芯片常用的有SAA7110、SAA7113和SAA7114等。本方案中采用Philips公司的SAA7114。SAA7114有六路模拟输入，内置模拟源选择器可构成6×CVBS、2×Y／C2×CVBS、1×Y／C和4×CVBS；两路模拟预处理通道，内有抗混迭滤波器；CVBS或Y／C通道含完全可编程静态增益控制或自动增益控制功能，对CVBS、Y／C通道可进行自动钳位控制；能自动检测50Hz／60Hz场频，并可自动在PAL和NTSC制式进行切换；能将PAL、NTSC和SECAM信号解码及模数变换得到符合ITU－601／ITU－656的数字电视信号。该芯片是目前视频解码芯片中接收视频源的宽容性及视频解码图像质量最好的一种。其通过I2C接口，进行初始化设置。

本系统采用ImagePort作为数字视频输出端口，数字视频格式采用ITU－656AI11（PIN20）作为BNC／RCA输入脚，AI12、AI22作为S－VIDEO输入脚。

图2SAA7146A方框图

2．3音频解码设计

音频解码的数据一部分提供给SAA7146A作声音监听用，另一部分用于压缩。考虑到成本，本系统采用BURR－BROWN公司的PCM1800E。该芯片是双声道单片ΔΣ型20位ADC单＋5V电源供电，信噪比为95dB（典型值），动态范围95dB（典型值），内嵌高通滤波器，支持四种接口方式和四种数据格式。其采样频率为32kHz、44．1kHz和48kHz可选。

本系统采用从模式，20位I2S数据格式。主时钟由SAA7114提供。

2．4MPEG－1压缩部分设计

本系统中MPEG－I压缩芯片选用ZAPEX公司的SZ1510。该芯片基于TI的TMS320C54xDSP内核，能对ITU－601／ITU－656数字电视信号和PCM音频流进行MPEG－1实时压缩，可生成多种流，如音频基本流、视频基本流、音视频复合流等。

该芯片外接27MHz晶振，可支持多种主机接口，可工作在复用或非复用、Intel或Motorola类型总线。通过输入管脚HCONFIG1：0和SysConfig寄存器可设置成六种总线接口类型：Intel8051类型的数据／地址复用的8位总线、Motorola类型的数据／地址复用的8位总线、Intel8051类型的非复用的8位数据总线、Motorola类型的非复用的8位数据总线、Intel8051类型的非复用的16位数据总线和Motorola类型的非复用的16位数据总线。支持I2S声音接口。

本系统中采用Intel8051类型的非复用的16位数据总线。

2．5PCI接口部分设计

本系统中PCI接口芯片选用SAA7146A，该芯片并不是通用的PCI接口芯片，而是一个多媒体桥（MultimediaBridge）。方框图如图2。该芯片符合PCI2．1规范。它有八个DMA通道，三个视频，四个音频，一个DEBI（DataExpansionBusInterface）。还具有两路视频通道，可对视频数据进行缩放，一路可无级缩放HPS（HighPerformaceScaler，其纵向可达1：1024、横向可达1：256；另一路有级缩放BRS（BinaryRatioScaler支持CIF和QCIF格式。

音频接口以I2S为基础，通过编程控制以支持MSB－FIRST的不同格式及不同的时序格式。

本系统中该部分主要实现功能如下：

（1）通过DEBI接收SZ1510产生的MPEG－1数据，传输到内存；

（2）通过视频接口，接收SAA7114输出的视频解码信号，并进行亮度、色度、饱和度的控制，并实现无级缩放功能实现视频预览功能；

（3）通过音频接口，接收PCM1800E输出的PCM编码信号，传输到内存，实现声音监听功能；

（4）提供符合PCI2．1规范的接口，将板上数据传输到主机内存。

3软件设计

软件设计主要包括驱动程序设计和应用层的API设计。驱动程序主要负责与硬件打交道，应用层API主要负责与驱动程序接口。由于设计了应用层的API，应用程序可很容易在上面进行开发。

3．1驱动程序设计

为了支持Windows2000和Windows98采用WDMWindowsDriverModel驱动程序。WDM作为微软的最新驱动程序模型与传统的Win3．x和Win95使用的VxD驱动完全不同。WDM可支持电源管理、自动配置和热插拔等。WDM驱动的设计可以采用DriverStudioDS、Windriver、DDKDriverDeviceKit等。本系统驱动采用Windows2000DDK借助VC6．0设计。

3．1．1MPEG－I压缩部分

在驱动中，重置SZ1510后，就可以装载相应工作模式的微码；根据需要，设置好相应寄存值后就可以启动SZ1510对视频数据进行MPEG－1编码。每当产生的压缩数据超过SZ1510内部的FIFO门限后，SZ1510产生相应中断，内核调用中断例程，在中断例程中调用中断延迟例程DPC，在中断延迟例程中接收产生的压缩数据。SZ1510提供两种方式提取数据，一种用I2C总线接口方式，另一种用DEBI方式。

在本系统中，采用DEBI进行压缩数据的传输。考虑到压缩数据产生的速度，本系统开了32页大小的缓冲区，在中断延迟例程中填充该缓冲区。每当填满8页大小后，产生一个事件通知应用层进行数据读取。通过这种方式，可以避免压缩数据的丢失。

其流程图如图3所示。

在驱动中，压缩数据的提取方式将极大地影响生成MPEG文件的质量。如果处理不当，将导致马赛克、跳帧等现象。

3．1．2驱动程序中用户缓冲区的访问

驱动程序访问用户内存主要通过缓冲I／O和直接I／O。缓冲I／OI／O管理器创建一个内核模式拷贝缓冲区，并把用户缓冲区的内容拷贝到该缓冲区中，并在IRP首部的AssociateIrp．SystemBuffer域中存储该非分页内存地址。驱动程序可简单地读写该块内存。直接I／O，I／O管理器为输入数据提供一个内核模式拷贝缓冲区，对输出数据提供一个内存描述符（MDL）。为了使用缓冲I／O或直接I／O在创建设备时，必须设置设备对象的Flags域中的DO＿BUFFERED＿IO标志位来使用缓冲I／O或设置DO＿DIRECT＿IO标志位来使用直接I／O。

在本驱动中由于缓冲I／O和直接I／O都被使用，DO＿BUFFERED＿IO标志位和DO＿DIRECT＿IO标志位都被设置。

在定义IOCTL码中，对缓冲I／O使用METHOD＿BUFFEERED对直接I／O使用METHOD＿OUT＿DIRECT。

3．2应用层API设计

应用层对驱动程序的访问通过调用Win32I／O函数（如ReadFile、WriteFile和DeviceIoControl）访问。当应用层调用Win32I／O函数以请求I／O后，该请求由内核的I／O系统服务接收，I／O管理器对该请求构造合适的IRP包，并将其传给驱动程序栈，IRP在栈中进行传递，传到驱动程序进行处理，并将结果返回给应用程序。

通过应用层API，在其上面可进一步开发各类应用程序。

本系统达到了预期的要求，能够在音视频采集过程中对视频、音频进行实时预览、监听。压缩生成的文件可在标准媒体播放器上播放，并可对生成的VCD文件进行刻录，然后由VCD机播放.

硬件设计论文:硬件地址识别设计分析论文

摘要：在通信和控制系统中，常使用异步串行通信控制器(UART)实现系统辅助信息的传输。为实现多点通信，通常用软件识别发往本站点或其它站点的数据，这会加大CPU的开销。介绍了一种基于FPGA的UARTIP，由硬件实现多点通信时的数据过滤功能，降低了CPU的负担，提高了系统性能。

关键词：UART多点通信FPGA知识产权

在通信和控制系统中，常使用异步串行通信实现多块单板之间的辅助通信，各个单板通过总线方式连接。为了实现点对点通信，需要由软件定义一套较复杂的通信协议，过滤往来的数据，消耗了CPU较多的时间。89C51单片机有一种九位通信方式，采用一位地址位来实现通信对象的选择，只对发往本地址的地址发生中断进而接收数据。通用的UART芯片如16C550和89C51等构成总线式的通信系统时，需要由CPU通过软件处理接收到的地址和产生九位的数据。本文介绍的UART采用VerilogHDL硬件描述语言设计，可以用FPGA实现，可应用于SoC设计中。其主要特性如下：

·全硬件地址识别，过滤数据不需要CPU的介入；支持一个特殊地址，可用于监听和广播。

·支持查询和中断两种工作方式，中断可编程。

·接收和发送通路分别有128ByteFIFO，每个接收字节附带状态信息。

·设计采用VerilogHDL语言，全同步接口，可移植性好。

·支持自环测试功能。

·波特率可以编程，支持八位或者九位两种数据格式。

设计的UART的九位串行数据格式如图1所示。在空闲状态，数据线处于高电平状态。总线由高到低跳变，宽度为一个波特率时间的负脉冲为开始位，然后是8bit的数据位。数据位后面是lbit的地址信息位。如果此位是1，表示发送的字节是地址信息；如果此位是0，传输的是正常数据信息。地址指示位后是串行数据的停止位。

1UART设计

UART采用模块化、层次化的设计思想，全部设计都采用VerilogHDL实现，其组成框图如图2所示。整个UARTIP由串行数据发送模块、串行数据接收模块、接收地址识别模块、接收和发送HIFO、总线接口逻辑、寄存器和控制逻辑构成。串行发送模块和接收完成并/串及串/并的转换，接收地址的识别由接收地址识别模块完成。发送和接收HIFO用于缓存发送和接收的数据。总线接口逻辑用于连接UARTIP内部总线和HOST接口。寄存器和控制逻辑实现UARTIP内部所有数据的收发、控制和状态寄存器、内部中断的控制及波特率信号的产生。以下详细说明主要部分的设计原理。

1.1串行数据发送模块

串行数据发送模块将数据或地址码由并行转换为串行，并从串行总线输出。设计采用有限状态机实现，分为空闲、取数、发送三个状态。其状态迁移如图3所示。各个状态说明如下：

空闲状态：状态机不断检测发送使能位、UART使能位和发送FIFO空/满标志位，如果使能位为高、UART使能打开且FIFO空标志位为低，串行发送进入取数状态。

取数状态：在此状态，分两个周期从发送FIFO中取出待发送的数据或者地址，然后进入发送状态。

发送状态：在此状态，状态机按照九位串行数据的格式依次发送开始位、数据位、地址指示位。待停止位发送完毕后，返回空闲状态。一个字节的数据发送完毕后，进行下一个字节数据的发送流程。

1.2串行数据接收模块

串行数据接收模块用于检测串行数据的开始位，将串行总线上的串行数据转换成并行数据并输出。接收逻辑也采用有限状态机实现，分为空闲状态、寻找开始位、接收数据和保存数据四个状态。其状态迁移图如图4所示。各个状态说明如下：

空闲状态：在此状态，不断检测接收使能、UART使能和串行输入信号的状态。如果串行输入信号出现由高到低的电平变化且UART使能和接收使能都为高，则将采样计数器复位，并进入寻找开始位状态。

寻找开始位：在此状态，状态机等待半个波特率的时间，然后重新检测串行输入的电平。如果为低，则判断收到的开始位有效，进入接收数据状态；否则认为数据总线上出现干扰，开始位无效，重新返回空闲状态。

接收数据：在此状态，依次接收串行数据线上的数据位、地址指示位和停止位，结束后进入保存数据状态。

保存数据：此状态将收到的串行数据以并行方式从接口的并行总线输出，然后返回空闲状态，准备进行下一个字节数据的搜索和接收。

为提高对串行输入上突发干扰的抵抗能力，对于接收数据，在脉冲的中间位置连续采样三次，较多的电平作为接收的有效数据。所有接收数据的采样频率为接收波特率的16倍。

1.3硬件地址识别模块

硬件地址识别模块用于从接收到的数据中判断出地址和数据，在地址识别功能打开时，选择数据通过或者丢弃；而该功能关闭时，所有数据都会通过。地址识别模块是一个有两个状态的有限状态机，分为地址和数据两个状态。其状态迁移图如图5所示。状态说明如下：

地址状态：在此状态时，判断接收到的数据以及地址识别使能位。如果地址识别功能没有打开，对于接收的任何地址，都进入数据状态。如果地址识别功能打开，则将收到的地址和本地地址比较，如果相等，则保存此地址，进入数据状态；否则继续在此状态接收数据和地址，将收到的数据忽略。

数据状态：将接收到的数据输出，直到收到地址位时，返回地址状态，处理地址。

为实现监听和广播功能，将地址255作为特殊地址，它可以和任何地址匹配。若本站的地址为255，此站点可以接收任何地址的数据，此功能可以用于监听总线上的数据；若发送数据的目的地址为255，则任何站点都会接收到此数据，此功能可以用于发送广播数据。

1.4FIFO设计

FIFO由控制逻辑和双口RAM组成，控制逻辑用来实现将一个双口RAM转换成两个FIFO的功能，这两个FIFO分别用于发送和接收数据缓存；中断控制用于在中断工作方式时管理UART内部的中断状态和控制信息。

为减少所需块RAM的数量，接收和发送FIFO使用同一个块RAM实现，使用仲裁机制保证两个FIFO的四个端口，在同一时刻最多只有两个操作，不影响对FIFO的读写。

1.5总线接口

UART采用同步接口，所有信号都在系统时钟的上升沿采样，设备的握手用一位应答信号完成。

数据总线宽度采用8+2的方式。和16位或者32位宽度的数据总线连接时，可以一次读取接收数据的数据和地址指示位，减少总线操作次数；若和8位系统连接，可以只连接低8位数据线，接收数据的地址信息可以通过内部的状态寄存器读取。

1.6寄存器和控制逻辑

寄存器部分实现UART内部所有数据的收发、控制和状态寄存，用于设置UART的数据格式、收发波特率、FIFO控制、本地地址、地址识别、中断控制和状态寄存，实现对UART工作的控制。

控制逻辑产生所需的所有波特率信号及对应的上升和下降沿指示信号，并根据实际工作所选择的波特率输出与系统时钟同步的对应信号。波特率产生逻辑的组成框图如图6所示。

2功能和时序仿真

首先结合功能仿真设计系统的仿真平台。仿真平台如图7所示。系统仿真平台和仿真激励采用VerilogHDL语言设计，可同时用于功能仿真和时序仿真，不能用于二者的综合。寄存器级模型为用于UARTIP设计的RTL描述，全部采用可以综合的VerilogHDL语句编写。仿真使用的软件为ModelSim。

功能仿真包括以下几个方面：

(1)基本模块连线时序的仿真。首先用描述方式设计UART的接口模型，利用仿真激励进行简单的读写操作，设计出仿真激励信号和系统仿真平台。然后结合仿真激励信号逐步完成UART的各个子模块的设计。仿真时，需要逐步观察UART接口信号的波形、UART内部模块的接口信号波形、各种状态机的状态迁移和数据指针的值以及状态位的值，逐步完成寄存器传输级的UART设计。

(2)UART的工作仿真。完成RTL的寄存器传输级模型后，根据系统软件工作的模式，用HDL设计出数据收发的仿真激励，打开自环功能，进行数据的发送和接收。仿真可以分为仿真查询和中断两种工作方式。对于中断工作方式，需要用HDL语言模拟软件的中断机制，

进行中断工作方式的仿真。最后打开地址识别功能，发送不同目的地址的数据，观察UART的硬件地址识别情况。

完成功能仿真后，将设计进行布局布线，生成Ver-ilogHDL形式的时序仿真模型和标准时延文件，利用与功能仿真相同的仿真平台进行时序仿真。时序仿真只需要仿真工作方式。功能仿真和时序仿真使用相同的仿真平台和激励向量，这样便于比较二者的差异，发现设计代码存在的问题。

3综合和测试结果

本设计用Synplicity公司的SynplifyPro作为综合工具，用XilinxISE5.2作为布局布线工具，采用器件为XC2S100IIE-7。综合结果显示，该UARTIP占用资源情况为:SLICE275个、内部块RAM1个、I/O24个，HOST总线可以达到的频率为73.2MHz。

测试程序参考仿真激励的生成，用C语言在vxWorks操作系统下设计。测试所用方法和工作仿真完全相同，只是仿真激励对应测试程序，而RTL模型对应实际的FP-GA器件。

多点测试使用了五块单板，采用半双工总线方式，定义简单的数据包格式，用于检测数据错误并返回数据。数据包的格式为地址开头，后面是最大255Byte的数据；数据部分包括发送方的地址、数据校验和及包的长度。另外，还定义简单的驱动程序格式，完成基本数据的收发和控制，然后在上层加载多点通信协议。其中的一块加载主设备程序，其它单板加载从设备程序。主设备周期性地向其它从设备发送测试数据，并在规定的时间内等待接收目标单板的数据。从设备软件只接收发给本单板的数据，如果校验正确，将收到的数据发给主设备；如果有错误，则不进行任何操作。主设备若在规定时间内无法接收从设备的数据或者接收数据错误，则判断通信异常，进行下一个设备的测试。

测试时，数据包长为240Byte，波特率为115200。常温和高低温环境下的测试结果表明，UARTIP工作稳定可靠，达到了设计要求。

本UARTIP全部采用VerilogHDL设计，可以在采用FPGA实现的通讯和控制系统中作为系统多点通讯控制器，也可以用于片上系统(SoC)的设计。用于多点通信时，可以有效降低CPU的额外负担，提高CPU系统的利用率。由于采用语言描述，移植性强，可以用于不同厂家、不同型号的FPGA芯片中，提高了系统的设计速度和效率。

硬件设计论文:路由器硬件设计研究论文

摘要：介绍了VoIP语音卡在路由器中的应用，详细描述了一款应用于路由器的语音卡的硬件结构及其工作方式。

关键词：VoIPPCIFXS路由器语音压缩

1VoIP在路由器中的应用

近年来，VoIP（VoiceoverInternetProtocol）给通信市场带来了强大的冲击。IP语音业务推出后，由于其在通话费用上比传统电话具有突出的优势，因而受到了广泛欢迎。VoIP技术在路由器中应用，可以大大节省有多个部门在不同地方办公的企业或机构的电话费用。图1为一个VoIP路由器在公安分局与派出所间应用的方案。

派出所网点的路由器DCR－2501V和DCR－2509V使用FR（帧中继）或DDN线路同分局的DCR－3660实现互连，各网点的计算机可通过路由器连接分局的局域网或Internet，实现数据通信；同时，DCR－2501V或DCR－2509V通过FXS语音端口连接普通电话机，分局路由器通过E＆M接口和PBX连接，这样既可以实现内部各部门间的数据通信，同时还可进行零费用的语音通话。

VoIP在费用上呈现巨大优势的原因在于其利用了计算机通讯的分组化、数字化传输技术，先对语音数据按照一定的语音压缩标准进行压缩编码处理，然后把这些数据按IP相关协议打包，再将数据包通过IP网络传输到接收端，接收端将这些以不同顺序到达的数据包按其本身顺序串起来，并经过解码解压恢复出原来的语音信号。与传统的语音业务相比，VoIP在时间延迟、话音质量等方面存在缺陷。可以采用一些先进的协议如资源预留协议（RSVP）和不同类型服务（Diffserv）等方案来尽可能的优化语音数据包的传输，以减少传输延迟和拥塞。

目前，VoIP的标准主要有国际电信联盟技术部（ITU－T）建议的H．323系统和IETF建议的会话发起协议（SessionInitiationProtocol，SIP）系统两种。前者主要在电信网络上实现多媒体业务制订，技术已趋成熟。后者基于动态的Internet模式建网，是基于软交换技术的面向网络会议和电话的简单信令协议。在我国，主要选用H．323技术标准来实现VoIP，在H．323系列标准中，音频压缩编码标准有G．711、G．722、G．723和G729等。

本文将介绍一种已经应用于路由器产品中的VoIP语音卡的硬件设计和工作原理。

2VoIP语音卡硬件结构

该语音卡基于AudioCodes公司的VoPP（VoiceOverPacketProcessor，即语音包处理器）AC48302设计，采用PCI接口界面，可提供两个FXS（ForeignExchangeStation）语音／传真接口，可以方便灵活地应用于本公司开发的系列路由器中，实现VoIP功能。其硬件结构框图如图2所示，以下介绍各部分硬件的原理和作用。

2．1PCI接口

路由器主板与语音卡之间通过PCI总线连接，便于通用。采用了PCI接口芯片PLX9030实现语音卡本地总线（HPI）与PCI总线之间的转换。由于语音卡上数据流量不大，不需要利用如DMA方式主动向路由器主板上的Memory空间传递数据。因此，语音卡工作于PCI的从模式方式，AC48302通过中断方式接收或发送语音数据，PCI总线的数据宽度和速度为32位／33MHz。

2．2CPLD部分

AC48302采用8位并行的主处理器接口HPI与外部CPU（即路由器CPU）进行数据交换。在本设计中，HPI接口与PLX9030的本地总线接口时序稍有差别，经过CPLD进行调整。另外，路由器CPU还可通过CPLD控制CODEC和SLIC芯片。

2．3AC48302芯片

AC48302是AudioCodes公司推出的一款低功耗、低价格的双通道语音包处理器，其内部集成了一个DSP内核。该芯片的主要特性如下：

·支持两个通道的语音压缩编码，语音压缩标准包括G．729A、G．723．1、G．727、G．726、G．711。

·兼容T．38或FRF．11传真中继（2．4～14．4kbps）。

·呼叫ID产生和检测，呼叫进程和用户定义语音的检测和产生。

·兼容G．168的25ms回声消除。

·高性能的有效语音检测（VAD）和舒适噪声产生（CNG）。

·DTMF检测和产生。

·A律／μ律可选的Codec接口，具有输入输出增益控制。

·PCMHighway接口。

·并行的主处理器接口（HPI）。

AC48302各部分硬件接口如图3所示。

图4AC48302HPI存储器的映射关系

2．3．1语音接口（VoiceInterface）

语音接口提供未压缩的语音、传真数据的输入输出通道。语音接口对外提供四根信号线构成PCM总线，直接连接外部CODEC芯片的PCMHighway。这四根信号线为PCMIN、PCMOUT、PCMCLK、PCMFS。PCMIN输入从CODEC送来的PCM信号，AC48302内部的DSP按照相应标准（如G．729）压缩后从HPI给路由器CPU转发。PCMOUT则相反，AC48302将路由器CPU送来的语音数据按照合适的标准解压缩，然后从PCMOUT口送到外部CODEC，CODEC经过数／模转换后恢复成语音信号?熏通过用户接口送给用户端。PCMCLK提供2．048MHz的比特同步时钟，而PCMFS提供8kHz的帧同步时钟。

2．3．2HPI接口

在本设计中，路由器CPU与AC48302通过HPI口进行通信。路由器CPU和DSP通过AC48302的片内共享的双口存储器实现数据交互。片内共享存储器的映射关系见图4。

HPI接口包括1根8位数据总线和几根控制总线。路由器CPU通过三个寄存器（HPIC、HPIA和HPID）控制AC48302及访问片内存储空间。HPIC为控制寄存器，用来选择AC48302的高低字节顺序、产生和接收中断。HPIA为地址寄存器，用来寻址片内的2K存储空间。HPID为数据寄存器，用来缓存每次读写的两个字节数据，外部CPU可以单个Word或块数据方式访问HPID，当以块数据方式访问时，HPIA寄存器自动累加，这样可以减少外部CPU写HPIA寄存器的开销。AC48302的内部寄存器和存储器为16位宽度，因此外部CPU每次访问AC48302必须以两个字节为基本单位，信号线HI／LO用来选择高低字节，信号HRS1、HRS0指示当前访问的是哪个寄存器。

除了以上两个重要的接口外，AC48302内部还包含一个PCM时钟发生器、一个用于测试的JTAG接口以及一个用于访问外部SRAM及处理信道辅助信令的Memory＆I／O接口。

2．4CODEC接口芯片

CODEC芯片负责对DSP解压缩后送来的PCM数据进行解码，并将滤波后的模拟语音信号送到用户线接口芯片SLIC，SLIC对其进行2－4线转换后送给用户端；同时，CODEC还负责将SLIC送来的模拟语音信号进行PCM编码，然后送到DSP芯片进行压缩处理。

本设计中，CODEC芯片采用IDT公司的4通道PCM编解码芯片IDT821034。该芯片具有可编程增益设置、主时钟可选（2．048MHz、4．096MHz和8．192MHz）、最大可支持128个可编程时隙、A律／μ律可选、内置数字滤波器、串行控制接口、低功耗等特点。本设计中选用主时钟为2．048MHz（E1帧模式），可划分为32个相等的时隙（Slot0～Slot31），4个通道的接收和发送时隙可通过向串行控制口写入控制字进行动态选择。各时隙的位置都以8kHz的帧同步时钟信号为参考，在IDT821034中，时隙0相对帧同步脉冲的位置有延迟模式和非延迟模式（图6即为非延迟模式）。

PCM主时钟（BCLK）、帧同步时钟（FS）、接收数据（DR）和发送数据（DX）一起构成PCMHighway信号，与AC48302进行连接。BCLK与FS分别对应AC48302的PCMCLK和PCMFS，这两个时钟信号都由AC48302产生；DR和DX分别对应AC48302的PCMOUT和PCMIN。PCMHighway信号时序以及时隙与帧同步信号的关系分别如图5、图6所示。为了CODEC与DSP芯片间正确收发数据，一般选择CODEC芯片在BCLK的上升沿发送数据DX，下降沿采样数据DR，而在另一端的AC48302，则在时钟下降沿采样PCMIN，上升沿发送PCMOUT。

2．5用户线接口（SLIC）芯片

设计中为了使语音卡能够提供FXS接口功能，采用了爱立信公司的新型SLIC芯片PBL83710连接用户接口。在该芯片内部能够产生高电压铃流信号及提供自动电池馈电切换，具有环流振铃和地键检测功能及2－4线转换功能。该芯片将许多传统的振铃继电器、铃流发生器等器件集成在一个片内，节省了印制板空间和成本。

3VoIP语音卡硬件驱动流程

硬件驱动程序主要完成以下功能：

（1）初始化PLX9030芯片，配置相关寄存器，选择本地总线工作方式。

（2）初始化AC48302芯片，启动AC48302内部的DSP内核到正常工作状态。AC48302的启动步骤按顺序分为以下几步：核代码（Kernel）下载；程序代码（Program）下载；初始化模式；启动运行。

（3）驱动语音卡的正常操作。接收处理摘挂机中断，将SLIC置于正确状态；配置CODEC芯片的各通道收发数据时隙以及CODEC芯片的增益控制；接收处理AC48302数据包处理中断，AC48302每处理完一个语音数据包就通过中断方式通知路由器CPU读取当前Buffer中的数据或向Buffer写入下一个数据包。

本文采用的是FXS接口，只要对CODEC后面部分电路稍加改动即可实现FXO或E＆M接口功能。目前，该语音卡方案在路由器产品中已获广泛采用。

硬件设计论文:高速单片机硬件关键参数设计概述

摘要：随着目前新技术、新工艺的不断出现，高速单片机的应用越来越广，对硬件的可靠性问题便提出更高的要求。本文将从硬件的可靠性角度描述高速单片机设计的关键点。 关键词：高速单片机 可靠性 特性阻抗 SI PI EMC 热设计

引 言

随着单片机的频率和集成度、单位面积的功率及数字信号速度的不断提高，而信号的幅度却不断降低，原先设计好的、使用很稳定的单片机系统，现在可能出现莫名其妙的错误，分析原因，又找不出问题所在。另外，由于市场的需求，产品需要采用高速单片机来实现，设计人员如何快速掌握高速设计呢?

硬件设计包括逻辑设计和可靠性的设计。逻辑设计实现功能。硬件设计工程师可以直接通过验证功能是否实现，来判定是否满足需求。这方面的资料相当多，这里就不叙述了。硬件可靠性设计，主要表现在电气、热等关键参数上。我将这些归纳为特性阻抗、SI、PI、EMC、热设计等5个部分。

1 特性阻抗

近年来，在数字信号速度日渐增快的情况下，在印制板的布线时，还应考虑电磁波和有关方波传播的问题。这样，原来简单的导线，逐渐转变成高频与高速类的复杂传输线了。

在高频情况下，印制板（PCB）上传输信号的铜导线可被视为由一连串等效电阻及一并联电感所组合而成的传导线路，如图1所示。只考虑杂散分布的串联电感和并联电容的效应，会得到以下公式：

式中Z0即特性阻抗，单位为Ω。

PCB的特性阻抗Z0与PCB设计中布局和走线方式密切相关。影响PCB走线特性阻抗的因素主要有：铜线的宽度和厚度、介质的介电常数和厚度、焊盘的厚度、地线的路径、周边的走线等。

在PCB的特性阻抗设计中，微带线结构是最受欢迎的，因而得到最广泛的推广与应用。最常使用的微带线结构有4种：表面微带线（surface microstrip）、嵌入式微带线（embedded microstrip）、带状线（stripline）、双带线（dual-stripline）。下面只说明表面微带线结构，其它几种可参考相关资料。表面微带线模型结构如图2所示。

Z0的计算公式如下：

对于差分信号，其特性阻抗Zdiff修正公式如下：

公式中：

——PCB基材的介电常数；

b——PCB传输导线线宽；

d1——PCB传输导线线厚；

d2——PCB介质层厚度；

D——差分线对线边沿之间的线距。

从公式中可以看出，特性阻抗主要由、b、d1、d2决定。通过控制以上4个参数，可以得到相应的特性阻抗。

2 信号完整性（SI）

SI是指信号在电路中以正确的时序和电压作出响应的能力。如果电路中的信号能够以要求的时序、持续时间和电压幅度到达IC，则该电路具有较好的信号完整性。反之，当信号不能正常响应时，就出现了信号完整性问题。从广义上讲，信号完整性问题主要表现为5个方面：延迟、反射、串扰、同步切换噪声和电磁兼容性。

延迟是指信号在PCB板的导线上以有限的速度传输，信号从发送端发出到达接收端，其间存在一个传输延迟。信号的延迟会对系统的时序产生影响。在高速数字系统中，传输延迟主要取决于导线的长度和导线周围介质的介电常数。

当PCB板上导线(高速数字系统中称为传输线)的特征阻抗与负载阻抗不匹配时，信号到达接收端后有一部分能量将沿着传输线反射回去，使信号波形发生畸变，甚至出现信号的过冲和下冲。如果信号在传输线上来回反射，就会产生振铃和环绕振荡。

由于PCB板上的任何两个器件或导线之间都存在互容和互感，因此，当一个器件或一根导线上的信号发生变化时，其变化会通过互容和互感影响其它器件或导线，即串扰。串扰的强度取决于器件及导线的几何尺寸和相互距离。

信号质量表现为几个方面。对于大家熟知的频率、周期、占空比、过冲、振铃、上升时间、下降时间等，在此就不作详细介绍了。下面主要介绍几个重要概念。

①高电平时间（high time），指在一个正脉冲中高于Vih_min部分的时间。

②低电平时间（low time），指在一个负脉冲中低于Vil_max部分的时间，如图3所示。

③建立时间（setup time），指一个输入信号（input signal）在参考信号（reference signal）到达指定的转换前必须保持稳定的最短时间。

④保持时间（hold time），是数据在参考引脚经过指定的转换后，必须稳定的最短时间，如图4所示。

⑤建立时间裕量（setup argin），指所设计系统的建立时间与接收端芯片所要求的最小建立时间的差值。

⑥保持时间裕量（hold argin），指所设计系统的保持时间与接收端芯片所要求的最小保持时间之间的差值。

⑦时钟偏移（clock skew），指不同的接收设备接收到同一时钟驱动输出之间的时间差。

⑧Tco（time clock to output，时钟延迟），是一个定义包括一切设备延迟的参数，即Tco=内部逻辑延迟 （internal logic delay） + 缓冲器延迟（buffer delay）。

⑨最大经历时间（Tflightmax），即final switch delay，指在上升沿，到达高阈值电压的时间，并保持高电平之上，减去驱动所需的缓冲延迟。

⑩最小经历时间（Tflightmin），即first settle delay，指在上升沿，到达低阈值电压的时间，减去驱动所需的缓冲延迟。

时钟抖动（clock jitter），是由每个时钟周期之间不稳定性抖动而引起的。一般由于PLL在时钟驱动时的不稳定性引起，同时，时钟抖动引起了有效时钟周期的减小。

串扰（crosstalk）。邻近的两根信号线，当其中的一根信号线上的电流变化时（称为aggressor，攻击者），由于感应电流的影响，另外一根信号线上的电流也将引起变化（称为victim，受害者）。

SI是个系统问题，必须用系统观点来看。以下是将问题的分解。

端接技术等

3 电源完整性PI

PI的提出，源于当不考虑电源的影响下基于布线和器件模型而进行SI分析时所带来的巨大误差，相关概念如下。

电子噪声，指电子线路中某些元器件产生的随机起伏的电信号。

地弹噪声。当PCB板上的众多数字信号同步进行切换时(如CPU的数据总线、地址总线等)，由于电源线和地线上存在阻抗，会产生同步切换噪声，在地线上还会出现地平面反弹噪声

(简称地弹)。SSN和地弹的强度也取决于集成电路的I/O特性、PCB板电源层和地平面层的阻抗以及高速器件在PCB板上的布局和布线方式。负载电容的增大、负载电阻的减小、地电感的增大、同时开关器件数目的增加均会导致地弹的增大。 回流噪声。只有构成回路才有电流的流动，整个电路才能工作。这样，每条信号线上的电流势必要找一个路径，以从末端回到源端。一般会选择与之相近的平面。由于地电平面（包括电源和地）分割，例如地层被分割为数字地、模拟地、屏蔽地等，当数字信号走到模拟地线区域时，就会产生地平面回流噪声。

断点，是信号线上阻抗突然改变的点。如用过孔（via）将信号输送到板子的另一侧，板间的垂直金属部分是不可控阻抗，这样的部分越多，线上不可控阻抗的总量就越大。这会增大反射。还有，从水平方向变为垂直方向的90°的拐点是一个断点，会产生反射。如果这样的过孔不能避免，那么尽量减少它的出现。

在一定程度上，我们只能减弱因电源不完整带来的系列不良结果，一般会从降低信号线的串绕、加去耦电容、尽量提供完整的接地层等措施着手。

4 EMC

EMC包括电磁干扰和电磁抗干扰两个部分。

一般数字电路EMS能力较强，但是EMI较大。电磁兼容技术的控制干扰，在策略上采用了主动预防、整体规划和“对抗”与“疏导”相结合的方针。

主要的EMC设计规则有：

① 20H规则。PowerPlane（电源平面）板边缘小于其与GroundPlane（地平面）间距的20倍。

② 接地面处理。接地平面具有电磁学上映象平面(ImagePlane) 的作用。若信号线平行相邻于接地面，可产生映像电流抵消信号电流所造成的辐射场。PCB上的信号线会与相邻的接地平面形成微波工程中常见的Micro-strip Line（微带线）或Strip Line（带状线）结构，电磁场会集中在PCB的介质层中，减低电磁辐射。

因为，Strip Line的EMI性能要比Micro-strip Line的性能好。所以，一些辐射较大的走线，如时钟线等，最好走成Strip Line结构。

③ 混合信号PCB的分区设计。第一个原则是尽可能减小电流环路的面积；第二个原则是系统只采用一个参考面。相反，如果系统存在两个参考面，就可能形成一个偶极天线；而如果信号不能通过尽可能小的环路返回，就可能形成一个大的环状天线。对于实在必须跨区的情况，需要通过，在两区之间加连接高频电容等技术。

④ 通过PCB分层堆叠设计控制EMI辐射。PCB分层堆叠在控制EMI辐射中的作用和设计技巧，通过合适的叠层也可以降低EMI。

从信号走线来看，好的分层策略应该是把所有的信号走线放在一层或若干层，这些层紧挨着电源层或接地层。对于电源，好的分层策略应该是电源层与接地层相邻，且电源层与接地层的距离尽可能小，这就是我们所讲的“分层＂策略。

⑤ 降低EMI的机箱设计。实际的机箱屏蔽体由于制造、装配、维修、散热及观察要求，其上一般都开有形状各异、尺寸不同的孔缝，必须采取措施来抑制孔缝的电磁泄漏。一般来说，孔缝泄漏量的大小主要取决于孔的面积、孔截面上的最大线性尺寸、频率及孔的深度。

⑥ 其它技术。在IC的电源引脚附近合理地安置适当容量的电容，可使IC输出电压的跳变来得更快。然而，问题并非到此为止。由于电容呈有限频率响应的特性，这使得电容无法在全频带上生成干净地驱动IC输出所需要的谐波功率。除此之外，电源汇流排上形成的瞬态电压在去耦路径的电感两端会形成电压降，这些瞬态电压就是主要的共模EMI干扰源。为了控制共模EMI，电源层要有助於去耦和具有足够低的电感，这个电源层必须是一个设计相当好的电源层的配对。问题的答案取决于电源的分层、层间的材料以及工作频率(即IC上升时间的函数)。通常，电源分层的间距是0.5mm（6mil），夹层是FR4材料，则每平方英寸电源层的等效电容约为75pF。显然，层间距越小电容越大。

5 热设计

电子元件密度比以前高了很多，同时功率密度也相应有了增加。由于电子元器件的性能会随温度发生变化，温度越高其电气性能会越低。

(1)数字电路散热原理

半导体器件产生的热量来源于芯片的功耗，热量的累积必定导致半导体结点温度的升高。随着结点温度的提高，半导体器件性能将会下降，因此芯片厂家都规定了半导体器件的结点温度。在高速电路中，芯片的功耗较大，在正常条件下的散热不能保证芯片的结点温度不超过允许工作温度，因此需要考虑芯片的散热问题。

在通常条件下，热量的传递通过传导、对流、辐射3种方式进行。

散热时需要考虑3种传热方式。例如使用导热率好的材料，如铜、铝及其合金做导热材料，通过增加风扇来加强对流，通过材料处理来增强辐射能力等。

简单热量传递模型： 热量分析中引入一个热阻参数，类似于电路中的电阻。如果电路中的电阻计算公式为R=ΔE/I，则对应的热阻对应公式为R=Δt/P（P表示功耗，单位W；Δt表示温差，单位℃）。热阻的单位为℃/W，表示功率增加1W时所引起的温升。考虑集成芯片的热量传递，可以使用图5描述的温度计算模型。

也就是说，当Tc实测值小于根据数据手册所提供数据计算出的最大值时，芯片可正常工作。

(2)散热处理

为了保证芯片能够正常工作，必须使Tj不超过芯片厂家提供的允许温度。根据Tj=Ta+P×R可知，如果环境温度降低，或者功耗减少、热阻降低等都能够使Tj降低。实际使用中，对环境温度的要求可能比较苛刻，功耗降低只能依靠芯片厂家技术，所以为了保证芯片的正常工作，设计人员只能在降低热阻方面考虑。

如图5所示，可变的热阻由芯片外壳与散热器间的热阻（接触热阻）、散热器到环境的热阻组成。这就要求设计人员减少接触热阻，比如选用接触热阻小的导热胶，考虑大的接触面积等。散热器方面还要选择热传导率高的散热器材，考虑使用风冷、水冷等对流散热措施，增强辐射能力，扩展散热面积等措施。

结 语

以上提到的高速单片机设计思想和方法，目前已经在国外的公司得到实践和发展，但是国内这方面的研究和实践还很少。该设计思想在我们公司实践、摸索，提高了产品可靠性。在这里推荐给各位同行，期望共同探讨。

硬件设计论文:新型数字式高压保护装置硬件平台设计

摘要：随着现场对高压微机保护装置性能要求的不断提高，以及软、硬件技术发展的自身需要，在总结和继承微机保护装置成功经验的基础上，设计开发了运算DSP加逻辑MPU控制单元的新型硬件平台系统。该系统充分发挥了DSP运算能力强和MPU逻辑功能强、外围资源丰富等各自优点，且采用大容量外围存储芯片，从而保证了高压保护装置实现高速采样、实时并行计算、程序面向对象模块化编程、故障处理报告详细全程跟踪、采用复杂先进保护原理等功能，并且具有足够的硬件资源冗余度。本文详细介绍了该硬件平台的系统设计思想、技术特点和工作原理，最后介绍了基于此硬件平台实现高压微机线路保护的应用实例。

关键词：微机保护；硬件平台

中图分类号：

1 引言

目前，微机保护产品在继承常规保护成熟的技术原理的基础上，其智能化的特点日益突出，这不仅更好地满足了电力系统对可靠性和安全性的要求，而且为保护的测试试验和现场维护带来了更多的便利，因此，智能化微机保护产品在电力系统中得到了广泛的应用。按照文献[4]的划分，微机保护装置经历了三代的发展，许多传统保护中无法实现的新技术在目前的数字保护装置中得以成功的应用。尽管如此，随着电力系统对微机保护装置性能的要求不断提高、保护原理和算法的研究和发展、硬件产品技术的进步，以及微机保护运行环境的更为复杂和严酷，研究设计新型的、高可靠的硬件平台系统成为当务之急；硬件平台系统作为保护原理的载体和实现继电保护全部功能的基础，其研制和开发必将推动继电保护领域整体技术水平的提高，从而为国家电力系统智能化建设作出重要贡献。

我们在分析和吸收国内外同行厂家微机保护装置先进技术和经验的基础上，研制开发了一套适用于高压保护装置的硬件平台系统，该系统采用DSP （TMS320C32）+MPU（MC68332）系统结构，两者通过双口RAM来交互协同工作。本文将系统地阐述此平台的设计思想、整体结构、组织原理，并介绍了所选运算DSP和逻辑MPU芯片的特点。最后通过实例：基于此硬件平台开发的高压线路保护装置的试验及动模情况，说明了此平台的先进性。

2 硬件平台总体设计

2.1 整体平台系统结构

高压保护装置一般都采用多保护板加通讯处理板模式，通过内部通讯网来联系各板信息。随着时代、技术等方面的不断发展，保护功能要求越来越高，保护原理越来越完善，同时为便于事故后分析，报告、故障电量等信息要求越来越详细，以求确切地感知不同阶段保护中各模块的响应行为。上述种种原因决定了目前各有功能倾向的单CPU结构不能很好地满足实际需求，鉴于此我们设计了双CPU（DSP+MPU）结构，系统图如图1所示。

硬件平台系统主要包括两部分：基于TMS320C32的运算处理单元和基于MC68332的逻辑控制单元。运算处理单元任务定位于模拟量数据采集、数据处理、功能模块运算等功能；逻辑控制单元定位于保护逻辑判断、开入量检测、开出控制，以及监控等功能。采用这种MPU+DSP结构，充分利用了DSP适于数据处理优点的同时，也充分发挥了MPU丰富的I/O引脚、较强的逻辑处理能力，以及强大的通讯处理功能。

2.1.1 运算单元区设计方案

运算单元区主要由TMS320C32、RAM、FLASH、A/D、EPLD等器件构成。此区核心器件TMS320C32芯片为TMS320C3X系列中的一款，是TI公司1995年推出的32位浮点型DSP。该芯片内部采用哈佛结构、流水线操作、特殊的并行指令、专用的硬件乘法器等适宜于数据运算的设计，这种特殊的硬件结构使得TMS320C32的处理能力达到60MFLOPS/30MIPS(每秒60兆次浮点运算或30兆条指令)。它采用增强型存储器接口，并具有灵活的数据/地址总线，可充分利用存储空间，增加了设计的灵活性，简化了电路设计。

运算单元区的模数转换部分采用MAXIM公司生产的14位逐次逼近型、2×4通道、带采样保持器的A/D芯片。改变了原来的多路开关切换的方式，减小了各模拟量之间不同步性。此单元区的译码、AD定时转换启动等功能完全由可编程逻辑器件EPM7128实现，这样既简化了印制版的设计，提高了电路设计的灵活性，又简化了程序软件的逻辑设计。从而在保证采样高可靠性的同时，节省了DSP的处理时间。

2.1.2 逻辑控制单元区设计方案

逻辑控制单元区主要由MC68332、RAM、FLASH、EEPROM、EPLD、秒脉冲对钟电路、标准232维护口、开入开出电路，以及通信电路构成。此区核心器件MC68332是由MOTOROLA公司生产的32位微处理器，它采用HCMOS技术和精简的指令系统计算机（RISC）技术，数据处理能力达32位，因而具有较高的执行速度、较高的稳定性和很强的逻辑处理能力。软件看门狗、丰富的I/O口、可掉电保持的2K片上RAM、QSPI等丰富的控制功能使MC68332是一款非常适合控制领域的高性能芯片。

逻辑控制单元区的开出电路由EPLD和光电隔离器构成。通信电路由UART芯片及EPLD硬件设计的HDL协议构成的FDK_BUS（本公司自主开发的一种局域总线)板间通信网络。秒脉冲对钟电路利用TPU口检测秒脉冲的触发沿获得GPS秒脉冲，保证了板级对钟精度，为系统的故障分析提供了统一的时钟。FLASH用于保存程序代码，EEPROM用于保存定值、程序的CRC校验码、故障报告、扰动数据和装置的事件记录等。标准232维护口为程序调试提供了方便。

2.2 系统实现原理

采用这种DSP+MPU的平台系统结构，按照设计的功能分工：DSP来完成数据处理运算，如：数字滤波、相量计算、故障分量提取等，以及保护功能相对独立模块的处理，如：六个阻抗的计算、各序量方向元件计算、各阻抗区域判别等；而MPU来完成电力系统的状态检测，根据不同的状态，按照保护逻辑方案来组织运算单元的计算结果以及开入量等，最终根据逻辑结果作相应控制，另外此单元区还实现所有的监控功能。两CPU相对独立，同时两者相互监视是否正常运行；两者之间唯一的联络方式通过双口RAM来完成。由此有机地组成一个功能分布、协同运行的整体系统。

系统具体的组织方式为：运算单元区A/D所有通道转换完成后以中断方式激发DSP采样中断，DSP响应外部中断用DMA的方式读走原始采样数据；DSP在获得采样数据后，将采样数据精加工，并利用最新数据运算所有的功能模块，然后将采样数据、加工后数据，以及各模块接口信息放到双端口RAM中；运算处理单元通过邮箱机制，使双端口RAM在对侧产生一个中断电平通知逻辑控制单元；逻辑控制单元在响应外部中断电平后，将双端口RAM中信息读出，置于自身数据区域中；最后逻辑控制单元采用最新数据执行所有的逻辑控制。

通过这样的平台设计和任务分配，在大幅度提高采样频率的同时，能够保证保护软件功能在一个采样间隔执行一遍，从而真正实现了电力系统状态的实时检测，最终提高了保护装置的整体性能。 3 平台在高压线路保护中的应用

此硬件平台系统丰富的硬件资源和冗余设计符合当今各保护装置硬件平台统一的设计思想，满足于各种高压保护产品开发。为检测此平台系统的可行性，以及其各方面的性能指标，我们以高压线路保护装置（DF3621）的实际开发经历来加以说明。

DF3621适用于220kV~500kV输电线路，包括纵联距离构成的全线速动主保护，三段式相间距离和接地距离及四段灵敏段和两段不灵敏段的零序方向保护构成的后备保护，并可配备综合自动重合闸功能。在硬件分配上具有创新特色：

整套装置保护采用两块完全一样的保护插件I和II双重配置，即主、后备保护集成于一体。重合闸采用单独保护插件III来实现。这样配置既保证了现有高压线路保护装置中的启动采用三取二方式的优点，又能够保证最大程度上的热备用，即使插件I和II之一因故退出后，仍具备完整的保护功能。

由于硬件平台运算能力的极大提高，以及外围存储器件空间的富裕，DF3621采用面向对象模块化编程，对各功能子模块实行封装，逻辑控制MPU仅能访问模块的接口信息，确保了整体可靠性。为提高装置对系统状态实时检测能力，以及满足某些智能算法和逻辑控制的要求，装置模拟通道采用2000Hz的采样速率。另外，为了便于分析保护的动作行为，保护故障处理程序采用透明化报告机制，能够实现各功能模块的状态跟踪，为故障后保护动作行为分析提供了有利信息。

此线路保护装置已经顺利通过电磁兼容测试，RTDS数字动模和传统动模测试，表明此硬件平台系统的各项指标能够满足于高压保护装置的要求。

4 结语

本文提出了一套适合于高压保护装置的新型的运算单元加逻辑控制单元的硬件平台系统，该系统既充分发挥了DSP适于各种数据处理的功能，又充分发挥MPU丰富的I/O引脚和强大逻辑控制能力的特点，为保护产品模块化设计、采用高级语言，以及引入实时操作系统提供了必要的硬件基础。本文就此平台系统的设计思想、各功能区部件的选择和实现，以及整体组织方式给予了详细阐述，并在此基础上给出了此平台的应用实例。

总结微机保护装置开发、设计的成功经验，我们深刻感受到，适应时代、技术等方面不断发展的需求，在继承传统产品优点的基础上，研制和开发新型的硬件平台系统是必要的。在保证可靠性、快速性、稳定性等原则的前提下，提供更丰富的硬件资源，使保护装置开发中的先进保护原理以及更高要求的实现不再受硬件条件的限制、满足各种保护装置的开发、为维护和升级提供了极大便利。

硬件设计论文:嵌入式GSM短信息接口的软硬件设计

摘要：SMS短信息服务作为GSM网络的一种基本业务已得到越来越多的系统运营商和系统开发商的重视，以GSM网络作为数据无线传输网络，可以开发出多种前景极其乐观的各类应用。本文给出一个小型的嵌入式SMS中/英文短信息接口的设计，并详细讨论PDU模式的短信息格式和中文短信息软件解码的设计。 关键词：GSM SMS UTF-8 GB-2312 无线通信 无线数传 遥控 中文编码

引 言

SMS（Short Message Service）短信息服务是GSM（Global System for Mobile Communication）系统中提供的一种GSM终端（手机）之间，通过服务中心(Service Center)进行文本信息收发的应用服务，其中服务中心完成信息的存储和转发功能。短信息服务作为GSM网络的一种基本业务，已得到越来越多的系统运营商和系统开发商的重视，基于这种业务的各种应用也蓬勃发展起来。以GSM网络作为数据无线传输网络，可以开发出多种前景极其乐观的各类应用，如无线数据的双向传送、无线远程检测和控制等。典型的应用有：变电站、电表、水塔、水库或环保监测点等监测数据的无线传输和无线自动警报；远程无线控制高压线路断电器、加热系统、防洪拦阻系统或其它机电系统的启动和关闭；车队交通管理和控制指挥系统；控制和监测香烟、食品和饮料自动售货机的运行状态和存货水平等等。

由于GSM网络在全国范围内实现了联网和漫游，具有网络能力强的特点，用户无需另外组网，在极大提高网络覆盖范围的同时为客户节省了昂贵建网费用和维护费用。同时，它对用户的数量也没有限制，克服了传统的专网通信系统投资成本大，维护费用高，且网络监控的覆盖范围和用户数量有限的缺陷。比起传统的集群系统在无线网络覆盖上具有无法比拟的优势，加上GSM的SMS本身具备的数据传送功能，都使得这些应用得到迅速的普及。利用GSM短信息系统进行无线通信还具有双向数据传输功能，性能稳定，为远程数据传送和监控设备的通信提供了一个强大的支持平台。

1 SMS短信息的无线数传监视和控制

通常情况，基于SMS短信息服务的无线数传监视和控制系统为一个点到多点的远程无线双向数据通信和控制系统，如图1所示。系统的中心点为数据或监控指挥中心，由计算机网络、数据库、电子地图和GSM通信接口组成。监控中心主要完成各种信息和数据的收发和整理：一方面，接收各个监控点上传的信息和数据，并把它们放入相应的数据库和分发给相应的监控计算机，以实现对各个监控点的监控和管理；另一个方面，监控中心响应监控计算机发出的对各个监控点的控制信息，并且把这些信息下发到相应的监控点上，从而达到对监控点设备进行控制的目的。

2 GSM无线通信控制终端

GSM无线通信控制终端为一个MC3的嵌入式系统，具有如图2所示的测量、数据采集、控制、无线通信功能。GSM无线通信控制终端通过GSM网络和监控中心进行双向的信息传输。它将测量和采集到的数据信息传送到监控中心，同时接收监控中心的控制数据，对设备实施相应的控制。

3 GSM通信接口的硬件实现

GSM无线通信控制终端的通信接口一般采用目前在市场上提供的可供二次开发的标准的GSM模块，如TC35、FALCOM、WISMO3等。这些通信模块都具备GSM无线通信的全部功能，并提供标准的UART串行接口，支持GSM 07.05所定义的AT命令集的指令。因此，MCU能非常方便地通过UART接口与GSM模块连接，并直接使用AT命令就可以方便简洁地实现短信息的收发、查寻和管理。

在我们设计的GSM无线通信控制终端中，采用的GSM通信模块为FALCOM A2D，MCU使用的是Atmel公司的高速8位微控制器ATmage128。ATmega128芯片为64个引脚，内部集成了4K字节的RAM、4K字节的EEPROM、128K字节的Flash以及2个UART串行接口等。由于采用了高性能的MCU，省掉了大量的外围器件，如外扩RAM、ROM存储器等，使硬件结构大大简化，提高了系统的可靠性。系统的硬件框图如图3所示。

4 基于GSM通信的软件接口

市场上提供的可供二次开发的标准的GSM模块都支持GSM 07.05所定义的AT命令集的指令。因此，MCU通过UART串行接口直接向GSM模块下发AT命令，就可以方便简洁地实现基于GSM的短信息SMS的收发、查寻和管理。表1列出了与SMS相关的一些常用的GSM AT指令。

表1 与SMS相关的常用GSM AT命令

AT指令功 能

AT+CMGD删除一条保存在SIM卡内的短信息AT+CMGF选择短信息格式：0为PDU方式：1为文本方式AT+CMGL列出SIM卡中的保存短信息AT+CMGR读取SIM卡中指定一条短信息的内容AT+CMGS发送一条短信息AT+CSCA设置短信息服务中心地址

根据GSM 07.05的定义，SMS短信息的发送和接收模式共有三种：Block模式、基于AT命令的Text模式和基于AT命令的PDU模式。使用Block模式需要模块生产厂家提供驱动支持；而用于中英文短信息传送应使用PDU模式，只传送英文短信息（纯文本格式）使用Text模式。Text模式的短信息发送和接收比较简单，如不需要传送中文则最好采用Text模式发送和接收短信息。

5.1 PDU数据包格式

PDU数据包由两部分构成，短信息服务中心地址（SMSC address）和TPDU，表2为PDU数据包的格式，其中一个数据单元为一个字节。

其中短信息服务中心号码、发送源号码、日期以及时间采用压缩BCD码表示，低位在前，高位在后。在本文的网络补充版中给出了通过读取短信息的AT命令（AT+CMGR=1）从GSM模块读到的一条PDU模式的短信息，并给出常见的数值与解释。

5.2 PDU模式的纯英文短信息解码

PDU模式的纯英文短信息编码使用GSM字符集的7位编码，此时TP-DCS的值为00。如短信息内容为英文字符“Hi”，首先将各个字符转换为7位的标准二进制ASCII码，然后要将后面字符的低位逐位调整到前面，补齐前面的差别。例如：“H”的二进制ASCII码为1001000，“i” 二进制ASCII码为1101001；显然H的二进制编码不足八位，那么就将后面字符i的最后一位补足到H的前面，就成了11001000（C8），i剩下六位110100，前面再补两个0，变成00110100（34），于是“Hi”就变成了两个八进制数 C834。由于PDU模式的纯英文短信息采用7位编码，解码不方便，因此对于只需发送和接收纯英文字符和数字符号的应用，最好采用Text模式发送和接收短信息。

5.3 中文短信息的解码

由于中文字的编码是采用2个字节的编码，因此发送和接收中文或中英文混合的短信息只能采用PDU模式。但在GSM标准中，中文编码采用UTF-8的编码，不是目前国内常用的GB-2312编码，故还需要进行中文编码的转换，才能与采用GB-2313汉字库相配合显示汉字字型。

由于UTF-8和GB-2312编码之间不存在一一对应的线性关系，因此只能采用查表的方式进行转换。下面给出一个由UTF-8到GB-2312编码转换的算法。

① 建立UTF-8和GB-2312两个中文编码表，表中数据项为2个字节长度的十六进制的数，代表一个中文编码。两个表的长度分别为14 890字节（2×7445）。UTF-8编码表按数据项值从小到大排序，而在GB-2312编码表中，与UTF-8相同位置处为相同汉字的GB-2312码字，如图4所示。

② 软件解码过程为：每次从PDU模式SMS数据包的TP-UD中取出两个字节，采用二分法快速数据查找算法，在UTF-8编码表中找到其所在位置，然后在GB-2312表的相同位置处读取相对应的GB-2312编码。解码流程如图5所示。

③ 二分法的最坏查找次数为lg2(n+1)，UTF-8表的长度n为7445，固最坏查找次数为13次，就是说一个中文编码由UTF-8到GB-2312的转换最多经过13次比较查找就可完成。 这比采用简单的顺序查表要快的多，大大减少了查表所花费的时间，非常适合在一般的嵌入式系统中使用。

④ 尽管两个汉字编码表要占用近30 KB（如还需要GB-2312到UTF-8的转换，则还要增加两个表，共占60 KB），但由于采用了ATmega128单片机，其片内有128KB的程序存储器，因此可将程序与表格放在一起。去掉60 KB的表格，仍有近70 KB的容量用于系统程序，因此完全不用外部扩充存储器（汉字字库除外），大大简化了硬件的结构和设计。

结 语

本文的设计方案已应用在我们研发的产品“车船载GPS-GSM卫星定位无线通信移动终端”上，经过多年的运行和使用，证明系统工作稳定可靠。2001年10月，在美国著名计算机应用杂志《CIRCUIT CELLAR》举办的世界性电子设计竞赛“Design Logic 2001 Contest”中，该产品获得三等奖。

硬件设计论文:嵌入式短程无线通信工程系统硬件设计

摘要：在医疗、工业、智能建筑、消费电子等领域，短程无线通信工程设备设备应用日益广泛，并呈现强的增长势头。本文较为详细地从元器件选择、原理图设计、PCB板设计、接口吸系统传输距离等方面介绍嵌入式短程无线通信工程系统硬件设计。 关键词：短程无线通信工程 MAX1472 MAX1473 接口 通信距离

引言

在短程无线通信工程系统中，常见的有基于802.11的无线局域网WLAN、蓝牙（blueTooth）、HomeRF及欧洲的HiperLAN(高性能无线局域网)。但其硬件设计、接口方式、通信协议及软件堆栈复杂，需专门的开发系统，开发成本高、周期长，最终产品成本也高。因此，这些技术在嵌入式系统中并未得到广泛应用相反，普通RF产品就不存在这些问题，加之短距离无线数据传输技术成熟，功能简单、携带方便，使得其在嵌入式短程无线产品中得到广泛应用，如医疗、工业、智能建筑、消费电子等领域。这些产品一般均工作在无执照（Unlicensed）无线接入频段，如出一辙15/433/868/915MHz频段。本文讨论的嵌入式短程无线通信系统，一般包括无线射频RF前端、微控制器（MCU）、I/O接口电路及其它外围设备等。

1 元器件选择

（1）微控制器的选择

嵌入式系统选择处理器时主要需要考虑以下几个方面：处理器性能，所支持的开发工具，所支持的操作系统，过去的开发经验，处理器成本、功耗、代码兼容性及算法复杂性等。

（2） 射频芯片的选择

通常，射频芯片的功能框图如图形卡所示。随着无线技术的发展，无线收发芯片的集成度、性能都大幅度提供，芯片性能也各有特色。因而，无线收发芯片的选择在设计中是至关重要的。正确的选择可以减小开发难度、缩短开发周期、降低成本、更快地将产品推向市场。目前，生产此类芯片的厂家主要有Nordic、XEMICS、Chipcon、TI、Maxim等。选择无线收发芯片时，应考虑以下几个因素：功耗、发射功率、接收灵敏度、传输速度、从待机模式到工作模式的唤醒时间、收发芯片所需的外围元件数量、芯片成本等；同时还须注意当地的无线电管理规定。

（3） 分立元件的选择

所有的RF芯片制造商都在努力提高芯片的集成度但仍然有一些元件很难或者根本无法集成到芯片中去。常将这些分立元件安放在芯片外部，如晶振、PLL环路滤波器、VCO的电感等。在射频电路中，电磁波的波长已可以与分立元件的尺寸相比拟，普通应用于DC和低频集总参数系统的基尔霍夫类型的电流、电压定律已不再适用，须考虑这些分立元件的高频特性及其分布参数。因此，在详细设计时，应多参考所选用芯片资料及相关元件的数据手册。

2 系统原理图设计

嵌入式短程无线通信系统硬件的关键在于其射频电路。这里采用Maxim公司的MAX1472和MAX1473芯片进行射频电路设计。图2是发射器射频电路，图3是接收器射频电路。

MAX1472是一微型3mm×3mm的引脚SOT-23封装的VHF/UHF基于锁相环ASK发射机。当工作电压降至2.1V的脱离节锂电池工作，待机模式时仅耗电100nA。在发射过程中，MAX1472发射功率为-10dBm～+10dBm。工作电压3.3V；发射功率+10dbm时，工作电流仅9.1mA。最高数据速率达100kbps。

MAX1473是一个300～450MHz，采用28引脚，SSOP封装的超外差ASK接收机；具有-114dBm的高灵敏度，高于50dB的用户可选择中心频率镜像抑制并可选择3.3V或5V电源工作电压。在关断模式下电流低于1.5mA,接收时电流为5.2mA；数据速率达100kbps；从关断模式到有效数据输出的过渡时间小于250μs 。

MAX1473包含一个一级自动增益控制（AGC）电路，在射频输入信号功率大于-57dBm时，可降低低哭声放大器（LNA）35dB的增益。接收机使用带有接收信号强度指示（RSSI）的10.7MHz中频滤波器，内置片上集成的锁相环与VCO、基带数据恢复电路。

在原理图设计时，为提高系统的灵敏度，要特别注意天线、低哭声放大器（LNA）和晶振的适配，如图3中标有1、2、3的三处。

3 PCB板设计

高频信号很容易由于幅射而产生干扰，导致振铃（ringing）、反射（reflection）串扰(crosstalk)等；而RF电路对此又特别敏感，因此在PCB板设计时，必须加以重视。为此电源设计时，应在条件许可下采用多层板，提供专用的电源层和地线层。如采用电源总线方式，应尽可能地加粗电源线和地线；尽量减少板上的通孔（包括插件元件的引脚、过孔等）；多增加一些地线；分开模拟电源与数字电源；隔离敏感元件；在信号线边上可放置电源线，以最小化信号环路面积，减少环路数量。传输互布线应尽量满足以下规则：避免传输线阻抗不连续（阻抗不连续点是传输先突变点，如直拐角、过孔等，它将产生信号的反射。为此，布线时应避免走线的直拐角，可采用45°角或弧线走线，尽可能地少用孔）；不要用桩线。其次，要减少串扰。串扰是信号间产生的耦合，分容性串扰和感性串扰两种，通常感性串扰远大于容性串扰。串扰可通过一些简单的办法抑制：①由于容性串扰和感性串扰的大小随负载阻抗的增大而增大，所以应对串扰引起的干扰敏感信号进行适当的端接。②增大信号线间的距离，以减小容性串扰。③为减小容性串扰，可在相邻信号线间插入1根地线；但须注意，此地线每1/4波长要接入线层。④对感性串扰，应尽量减小环路面积，如允许，应消除次环路。⑤避免信号共用回路。最后，随着电路速度的提高，电磁干扰（EMI）越发严重，还须减小EMI。减小EMI的途径通常有：屏蔽、滤波、消除电流环路和尽量降低器件速度。滤波通常有三种选择：去耦电容、EMI滤波器、磁性元件。最常见的是去耦电容，去耦电容用于电源线路滤波。通常在电源接入电路板处放置一个1μF～10μF的去耦电容，以滤除低频噪声；在板上每个源器件的电源引脚处放置0.01μF～0.1μF的去耦电容，以滤除高频噪声。对去耦电容，要注意其放置位置。

4 RF芯片与MCU接口

通过RF芯片实现数据传输。接收端MCU采集RF芯片输出信号通常有三种办法：重复采样（over sampling）、脉冲边沿检测（edge detection）、使用MCU的通用串行通信口（UART）。

重复采样时，用一个三倍于比特率的速率对RF芯

片输出信号复复采样，采用采样加权表。对噪音有抑制作用的，适合适应于距离要求较长、可靠性要求较高的场合；但时序要求严格，软件实现时较为复杂。RF芯片与MCU接口可采用MCU的输入输出口。脉冲边沿检测使用数字信号脉冲实现同步，用RF芯片输出信号作为MCU的中断请求信号。中断程序计算每一比特的采样时间，可处理各种速率的数据流；但每比特仅采样一次，对噪音较敏感，实现算法比重复采样方式更复杂。RF芯片与MCU接口可采用MCU的中断系统及输入输出口。

为简化设计，可使用MCU的通用串行通信接口（UART）。UART对噪声较敏感，但可在软件设计中加以解决，因此通常采用这种接口形式。

5 系统传输距离

（1） 无线通信距离计算

这里给出自由空间传播时的无线通信距离的计算方法。所谓自由空间传播系指天线周围为无限大真空时的电波传播，是理想传播条件。电波在自由空间传播时，其能量既不会被障碍物所吸收，也不会产生反射或散射。通信距离与发射功率、接收灵敏度和工作频率有关。

自由空间下电波传播的损耗：

Los=32.44+20lgd+20lgf

Los—传播损耗，单位dB;d—距离，单位km;f—工作频率，单位MHz。

如一个工作频率为433。92MHz,发射功率为+10dBm(10mW),接收灵敏度为-105dBm的系统在自由空间的传播距离：①由发射功率+10dBm，接收灵敏度为-105dBm，得Los=115dB。②由Los、f计算得出d=31km。

这是理想状况下的传输距离，实际应用中会低于该值。这是因为无线通信要受到各种外界因素的影响，如大气、阻挡物、多径等造成的损耗。将上述损耗的参考值计入上式中，即可计算出近似通信距离。假定大气、遮挡等造成的损耗为25dB，可以计算得出通信距离为：d=1.7km。

（2） 增加无线通信距离

在工作频率固定的情况下，影响通信距离的主要因素有：发射功率、接收/发射天线增益、传播损耗、接收机灵敏度等。对设计者而言，有的因素是无法选择、改变的，如传播损耗、多径损耗、路径损耗、周围环境吸收等；而有的因素是设计者可以控制的，如发射功率、接收/发射天线增益、接收机灵敏度等。通过调整这些因素，可增加无线通信系统的传输距离。为增加传输距离，设计者常会想到增加发射功率。但增加发射功率会带来一些不利因素。如：由于功率放大器的转换效率低，增加发射功率会大大增加系统的功耗，这对嵌入式系统来说是很不利的；加大发射功率会产生较大的谐波干扰和噪声，并对通信信道产生其它影响，有时反而会影响通信距离。因此，在嵌入式系统中并不提倡采用增加发射功率的办法来增加传输距离。增加传输距离的比较好的办法是，增加接收/发射天线增益一般是选用高增益天线。采用高增益天线具有集成天线、体积小、成本低，实现简单，无需增加额外功耗和元器件等优点。

结语

对一完整的无线系统而言，还有天线设计、MCU及外围电路设计等。此外，由于射频链路的可靠性、误码率（BER，Bit Error Rate）等都比常规有线系统高几个数量级，因此，嵌入式短程无线通信系统一定要加强系统测试，特别是系统误码率（BER）的测试。要把赞成过多误码的背景哭声点找出来，提高系统的性能。限于篇幅，本文不过夜此类问题。

硬件设计论文:智能网络设备开发中的硬件设计

摘要：从理解产品要求和设计局限出发，讲述智能网络设备的通信部件和协议。通过全盘考虑存储器执行访问速度、网络、重启各种因素对整个设计的影响，提高产品的设计成功率。 关键词：嵌入式系统 100Base-T MBPS RTOS

引言

嵌入式系统设计带来了与传统系统设计全然不同的挑占。其中包括从处理器和存储器的选择到产品环境的考虑。在理解产品设计的许多复杂方面和影响后，呵以直接提高产品设计成功的几率，对于设计者，仅仅了解需要什么部件来完成一个设计是不够的，还要考虑部件之间如何交互、何种要素会带来影响和设计的产品将在何种环境中运行等问题。

本文试图用合适的视角来盾待这些问题，为设计工程师们提供指导和帮助，从所有的层面上帮助它们为今后的设计项目做更好的准备。

1 理解产品要求和设计局限

在创造一个智能的网络化设备时，第一步是要理解这个嵌入式产品本身内含的规格要求，大同小异不仅仅是产品的功能要求。基本的元素，如处理器类型，会对吞吐量、可裁剪性和开发周期的长短产生广泛的影响。这一点一定在事先就了然于胸。同样重要的成本，因为多数嵌入式产品对成本是敏感的。因此，材料清单的成本需要比传统设计低很多。典型的具有以太网能力的嵌入式产品生产的材料清单的花费为$45～$100元。这些限制要求对性价比做很好的分析。

对于串口、USB、I2C接口的设计决定也会对性价比产生影响。找到带集成接口的处理器并不难，比如带以太网口、串口、USB及其它接口。在合适的价位找到这样的处理器，并且还能提供产品的可裁剪性，就不那么容易了。

还有2个重要的事项有时会被忽略，就是电源要求和温度涠。如果产品是电池供电，要考虑系统所有部件的电流消耗；如果产品本身要求满足工业级温度要求，那么这个盒子中的所有部件都要是工业级的。最后一点，由于本文的焦点在硬件，需要记住，产品可裁剪性取决于软件。

除了辨别一个产品的功能要求外，对于该产品功能环境的理解也同样重要。这个产品将在何处度过它的整个生命周期，那里的环境是否有特殊性？这样的问题，设计者可以利用环境的先天优势，同时为最坏的情形做打算。如考虑暴露情况、环境污梁情况、温度极限和更多的将影响性能和潜在的生命周期的情况。

人机交互同样是重要因素。如程序改动的频繁度、产品可能维护计划等。一定要关注技术环境。比如，如果一个智能网络设备接到一个局域网上，相关的信息流量会如何影响周围的设备？如果该产品是一个串口到以太网的网关，只负责从串口得到数据然后将它转换成以太网包，反之亦然，那么不仅要考虑最大的数据延时允许网包，还要考虑有多少数据要传送。虽然延时对许多应用不是一个主要考虑因素（如当一个产品只是不时地收集数据，定期地被取走），但在一些应用中，延时是以太网拓扑中的限制因素。在需要对紧急情况作出立即反应的地址，如工厂地面上的阀门控制、通信和反应，一定要真正实时地完成。

2 通信、部件和协议

在基于以太网网络中有2个常用术语是10BaseT和100BaseT。为了高效地设计一个产品，理解这些术语的含义是很必要的。10BadeT和100BaseT是线速度。线速度和能占用的持续速度是不同的。通常意义上讲，10BaseT线速度是10Mbit/s，100BaseT线速度是100Mbit/s。作为一个共享的资源，所有局域网上的设备都要能互相通信。因此，设备没有能力百分之百地拥有全部的带宽。如果真的存在这种情况，其它设备就不能进行任何通信了。由此可知，在100BaseT的连接中，设备可以用100BaseT的解码机制进行通信，而不是维持100Mbit/s的速度。总吞吐量可以被视作理论吞吐量，而净吞吐量可以视为实际的流量。

许多应用在设计时遵循所谓的“30%规则”。简单讲，在有其它设备共享网络的环境中，一个设备应被设计为能使用30%的带宽。在一个100BaseT的网络中，这意味着30Mbit/s。很明显，智能化设备网络意味着设计一个嵌入式产品应用到一个已存在的网络中。在这里，设计得必须面对此设计要素，即必须估计在这个水平上，将不得不在什么条件下进行工作。

网络的布线费用通常是网络中比较贵的部分。由于这个费用，许多其它介质和协议，尤其是无线，正在被研究用于承载通信。802.11和蓝牙是2个无线的协议。

网络设备本身的价格在不断地下落。由于这个原因，许多应用着眼于现存的线路来保持以太网布线。这在楼宇控制应用系统中是很常见的。因为数公里长的485或422的线路已经存在，这些线路通常保留。因为要和楼宇控制外设进行通信。因此，应用系统作为网关，用软件来桥接遗留的串口协议和以太网之间的通信。

如今，在许多建筑的物理布线中通常包含标准的、屏蔽或非蔽的双绞线。不管屏蔽的还是非屏蔽的，双绞线在抗电磁干扰上是很有效的。基本的差别在于（不比较成本）屏蔽的双绞线能提供更好的噪音保护。除了从设施中现有部件产生的噪音外，比如电力线、变压器和发电机等，线路自身的数据传输也会产生噪音。这一情况使得安装和调试一个新硬件成为一种挑战。在最坏情况下的可能影响，包括从传输灯亮时网络的不稳定，到高速传输数据时的数据错误。

一种特殊级别的双绞线名叫5类电缆，可以用于许多普通双绞线难于应付的情况。5类线支持100Mbit/s数据传输，而出错概率很低。光纤线路也在以太网络中得到应用，特别是在电磁干扰敏感的环境中，光纤是抗电磁干扰的，没有辐射，防窃听，完全适合极高速率的数据传输。

需要强调的是，以太网拓扑与其它网络拓扑相比是非常不一样的。拓扑选择将影响布线的费用。以太网不是基于多跳的网络，比如10Base-2的雏菊链网。以太网拓扑组成的是星状的配置。星上的每一个设备在物理上要么连在一个集线器上，要么连在一个交换机上。在以太网上，一个设备与另一个设备的通信起处于发送设备端，然后到它连接的集成器或交换机。

以太网有2种基于类型：平面式和多层结构式。在一个平面式的以太网，连接在一个集线路上的所有设备可以看到这个集线器接角到的所有数据包。这还包括相互连接在一起的集线器上的所有设备。在多层结构式以太网中，由于集线路之间由交换机连接，只有连接在一个集一器上的设备可以看到那些包，此外，交换机还能决定哪些设备可以看到包，而哪些不能。

值得注意的是，不管是平面式还是多层结构式，以太网一个共同的好处是不会受故障设备所牵连；而在雏菊链网络中，一旦1个网络设备贪婪工作，其它网上设备的通信就无法进行了。在以太网的多层结构网中，数据冲突被最小化了。但它的最大不足就是线路总量和安装总费用增加了。3 存储器的考虑

对一个系统来讲，选择RAM是设计的一个很重要的方面，它会影响到产品的使用环境以及产品的全面的功能需求。应用本身往往会确定使用何种存储器。其它因素和成本、实性、产品稳定性也会影响RAM的选择。静态RAM以使用方便和速度快而著称。例如，SRAM的脉冲，通常由1个2-1-1-1的周期组成，意味着它要用2个时钟周期来取第1个长字，然后每1个时钟周期取1个。在设计中，SRAM也易于实现。受限制的因素包括低密度的封装以及较高的价格。

EDORAM和DRAM在老一点的设计中径常见到。但由于这些类型的RAM曼慢被淘汰，现在很少能见到了。而且,EDORAM很难找到适合嵌入式设计的通用密度（1、2或8MB）。

SDRAM是今天的智能网络设备中最常见的RAM。SDRAM可用性很好，与SRAM相比，每兆字节的成本比也不错。处理器易于和SDRAM交互，而且SDRAM也能提高效率。SDRAM的脉冲周期如果为3-1-1-1，但SDRAM第1个指令获取之后，每下一个获取必须与时钟的上升沿步。DRAM在信号产生上有很地址和列地址之分。行地址和列地址在DRAM类型中都要给出来定位一个存储器地址。DRAM还有刷新周期，SDRAM有列地址延迟的值，以及需要存储器控制器控制的其它信号。在处理器中集成一个SRAM、DRAM和SDRAM的控制器在做嵌入式设计时绝对会让你受益非浅。

许多处理器需要一个负责内存遇像保存和程序执行的外部存储器子系统。对于映像存储，许多设备使用Flash。Flash有2个大的供应商AMD和Intel。Flash本身与RAM来讲是相对较慢的，因此，多数应用中，程序在Flash中的执行效率不高——特别是在实时应用中。在大多数的设计中，16位的Flash用来降低成本，而通过在RAM中执行映像文件，这种结构被采用后可以不影响产品的运行。

另一种非易失内存为电可擦除可编程只读存储器。EEPROM在许多应用中被用于为设备保存配置信息。这些参数通常至少包括MAC地址和IP地址。其它参数可包括子网掩码、序列号、网关、波特率或其它板级参数。EEPROM可以作为一个简单静态RAM类型设备来被设置和访问。虽然EEPROM通常很慢，但它一般不会影响到嵌入式设备，因为它的主要用途是在启动时提供参数。为了高效地选取Flash适应产品，Flash的密度要决定好。决定一个系统中Flash的大小，实际上就决定了设备的材料消耗费（BOM）。在Flash的问题上界限要很好地划定：太少，则限制了软件角度上的可裁剪性；太多，则为产品带来了成本上不必要的增加。

4 增加价值的特性

许多工程开始就有一些限定的要求——使一个产品更快地投放市场和保持一个合理的成本。当产品经受住市场的考验时，产品修正需要从现存的硬件得到支持。这包括了在保证了附加软件的设计中，能增加价值的特性。

录找一个TCP/IP层内存需求罗小的操作系统，有助于将材料成本保持在一个较低的价位，因为它对内存的需求减少了。比如，使用NetSilicon的NET+OS集成的硬件和软件解决方案，操作系统和栈基本上只占用240 KB的内存。加上Web服务器和FTP服务器，整个系统只需310KB就可以启动了。

当有嵌入式Web服务器的时候，对于Web页面的构建需要仔细考虑。普通的页面设计，用来控制和监视，350KB以内的Flash仍能满足使用。但当动态的GIF文件、复杂的徽标和JPEG文件被引进时，内存的需求会急剧增加。许多设计带FTP、HTTP和Email功能，加上客户的应用，0.5MB甚至更少的Flash仍然放得下。放1MB的Flash在板子上可以在板子不用重新设计布线的情况下增加有意义的特性。

RAM用来执行指令和数据储存。因此，最小的RAM也要是Flash的大小加上数据内存和以太缓冲区的大小。有其它能影响RAM大小的考虑，比如，产品要不要在线升级。在有的机制中，比如NetSilicon公司的Net+Works方案提供的FTP可升级特性，RAM的大小需要是程序映像大小的2倍。比如，刚提到的FTP实现需要的一个保存新程序的缓冲区。这个缓冲区会通过网络接收1个新的映像文件，然后将它保存在RAM的1个区里。升级例程然后会将新映像烧到Flash中。因此，在这个例子中，内存需求的增加包括可执行代码的大小、另外增加的用于暂时保存升级程序的缓冲区以及为数据和网络缓冲区增加的空间。

最后，堆的大小一定要考虑，堆的大小会有很多职能，如对每一个Socket连接分配内存。具体的例子，如NET+OS中，每一个Socket连接需要大约400字节。在这种情况下，通常用将执行文件大小加倍的方案来确定RAM的大小。

5 执行、访问和速度

在Flash中执行，对许多低端应用来说并不坏。如一个简单的串口到以太网的网关设备，在Flash中运行通常不需要性能上的补偿。有一些处理器，如NET+ARM，可以利用内部产生的与Flash相关的信号来获得效率。例如，对于一个16位的AMD Fash设备，Flash的片选可以接地，从而在100%的时间内，它都是活动的。当电源可以承担这样的消耗，此特性可以提高Flash的效率。写使能和输出使能信号可以直接从处理器得到。例如，NET+ARM处理器有5个可用的片选。一个普通的写使能和输出使能存在于内存外设中。片选0通常用于Flash。我们不将NET+ARM的片选0接到Flash上，也就是不用NET+ARM的片选0的输出使能和写使能。与此对应，将Flash上的片选使能接地，而同时写使能和输出使能用NET+ARM的26、27地址线来驱动。这样，数据有效是依赖输出使能而不是片选使能。从而，就可以绕过与Flash设备相关的几个慢速访问周期。

除了理解不同的类型和内存需求，找到正确的内存大小依赖于内存允许的访问时间。内存速度直接影响传输率性能，而传输率直接影响到处理器能处理多少数据。内存慢导致取指令慢，接着就降低了整个产品效率。理解这些产品需求中的依赖性对建造一个嵌入式产品是必不可少的。要理解内存速度的需求，需要对NET+ARM了解得更详细一些。NET+ARM的系统周期在它的总线主控制者之间共享。也就是说，系统时钟周期在ARM7内核和内部10通道的DMA控制器之间分享。在这样的设计中，ARM内核每得到一个时钟周期，DMA也同样得到一个时钟周期，在将总线交回下一个控制者之间，总线主控制者被允许可以突发至4个长字。

下一个较关键的性能是时钟速度。NET+ARM通常使用33MHz的时钟。这样就给它的处理时间差据周期的单位数，将结果乘上30ns，再将所得结果乘2，就得到了整个系统时钟周期的时间。请注意每一个总线控制者都可以突发至4个字长或16个字节。整个系统周期基本上是ARM、DMA1、ARM、DMA2，依次类推。我们看一下DMA通道1（以太网接收通道），可以简单地将每个系统周期移动16个字节转换成每秒多少兆字节。

除了Flash，附加的NVRAM有时会被忽略。许多RTOS广商推荐使用一些如EEPROM的小型NVRAM设备来存储配置信息。为了增强易用性，NetSilicon推荐用EEPROM来保存如MAC地址、序列号、IP地址一类的设备配置。当产品的IP地址或配置设定被改动时，程序可以简单地将新的值写到EEPROM中，而不需要保

存配置信息的Flash的该扇区重新擦写。由于需要的EEPROM的容量通常较小，使用的NVRAM设备也是小设备。在NetSilicon公司的NET+ARM开发包中，有针对MAC地址、IP配置、序列号的程序。利用这些工具可以大大地节省时间和开发精力。板级部件之间的通信有一个通用的机制是内存映射。处理器通常有一个系统总线，由地址和数据总线组成，它们都会被用来与外设进行通信。内存，如Flash和SDRAM，一般会驻留在处理器的系统总线上。其它的外围部件，如FPGA、LCD显示、编码器、其它类型的设备等，也会需要添加到这个总线上。

这一类型的实现通常有2个原因：效率和易用性。与许多其它类型的接口比较，系统总线上的效率是非常重要的。需要慎重考虑的是，究竟是何种其它外设是通过系统总线进行通信的。如果有许多高带宽的部件要进行通信，那么总线争用就会出现。从易用性角度出发，所有系统总线上的设备基本上类似于内存。使用智能的内存处理器，可以使得应用的硬件之间的通信容易得如同访问一内存区。

缓存的概念，就是检查每一次内存访问，看它是否在缓冲区中。如果不是，一个常规的内存访问会进行。如果该地址出现在在缓冲区中，指令或数据会直接在缓存中存取，而不需要尝试总线来进行外部的访问。这样一来，DMA控制器就可以继续使用总线而ARM内核直接从缓存控制器中取得指令。

6 其它网络因素

以太网通信所需的包含MAC、PHY、1个电压转换器和1个连接器。选择一个集成了MAC的处理器是非常有益处的，因为许多设计部件减少了。

在有外部MAC的情况下，有时附加的内存是需要的。通过集成MAC，系统的成本也会跟着降低。MAC的主要任务包括处理以太网上的冲突情况。当侦测到一个冲突时，MAC会将包放入发送单元，一直到将包发送出去为止。

许多应用为了与其它外设进行通信，既需要内部接口，也需要外部接口。内部接口通常是部件之间通信板级接口。许多情况下，处理器的系统总线会用来为外设做内存映射，比如USB、LCD、FPGA、MPEG编码器等。GPIO（通用I/O）可以用来构造像串行EEPROM的接口设备。除了外部设备（如硬盘或相机）的接口，还可以用来做部件通信相关设备（如Modem、CODEC）接口。

对于很多类型的产品和部件，串行接口是常见的。串行拓扑，如RS232、422、485，在与外部设备通信时经常用到。用到485的有2个主要市场：工业自动化和楼宇控制。而现在以太网成了很多应用的常见连接方式，就像过去串行、并行连接一样。无线以太网又增添了远程的应用和功能，使得以太网可以延伸到那些不可能布线或布线成本太高的地点。802.11和蓝牙技术正在被不断地改进。

7 重启

重启也是设计中的关键因素。理解什么类型的重启可用，它们将对系统产生保种影响，以帮助设计者利用特定的情况。在NET+ARM芯片中，有5种重启可以使用：加电重启、通过RESET引脚的硬重启、看门狗重启、ENI重启和软件重启。

ENI重启允许NET+ARM被一个外部处理器重启。这是在NET+ARM作为一个协处理器负责网络通信的情况下使用的。加电重启、硬重启和看门狗重启都会导致NET+ARM内部模块重启。但ENI重启却不会影响到NET+ARM的内存控制器和ENI模块本身。软件重启不会影响ARM处理器、ENI和内存模块。通过了解可用的重启类型，就可以在得启个别部分时无须影响到整个系统。

有2点本文没有讨论，分别是电源的稳定性和设备失效后的恢复。当系统中只有一闪存设备时（在成本敏感的设计中往往如此），如果电源失效，闪存就会瘫痪。这种情况如果发生，就得被迫用另外的方式来访问处理器。在NET+ARM的设计中，可选的方式包括JTAG连接，它允许编程者获得处理器的控制来纠正闪存中映像。

8 结论

最有效的系统设计一定要看到未来的发展并有所计划。近年来的半导体发展就反映了这个趋势。1μm的半导体处理技术被分别由0.8、0.5、0.35、0.25和0.18μm处理技术代替。每一次处理尺寸的缩小，就带来相关价格的降低和实现性能的提高。例如，早期的NET+ARM设计使用NET+12，现在就可以被NET+40或NET+50所代替。

如果设计得当，了解产品发展的未来路线和得到NetSilicon公司为客户所做的硬件设计检查，使用NET+ARM做设计时如果保证了这三点因素，客户就可以选择不同的NET+ARM产品而使用相同的板子。另外，额外的内存和部件的布局设计也可以增加，确保整个系统的设计更通用、能坚持更长的使用时间。通过了解产品需求、理解产品环境、精心选择部件、利用集成的方案、在为今天的需求设计产品时能为明天的改进计划出相应的路线，聪明的设计者可以最大限度地发挥产品的功效。这些因素会帮助你的设计和产品获得成功。

硬件设计论文:高速单片机硬件关键参数设计的概述

引 言

随着单片机的频率和集成度、单位面积的功率及数字信号速度的不断提高,而信号的幅度却不断降低,原先设计好的、使用很稳定的单片机系统,现在可能出现莫名其妙的错误,分析原因,又找不出问题所在。另外,由于市场的需求,产品需要采用高速单片机来实现,设计人员如何快速掌握高速设计呢?

硬件设计包括逻辑设计和可靠性的设计。逻辑设计实现功能。硬件设计工程师可以直接通过验证功能是否实现,来判定是否满足需求。这方面的资料相当多,这里就不叙述了。硬件可靠性设计,主要表现在电气、热等关键参数上。我将这些归纳为特性阻抗、SI、PI、EMC、热设计等5个部分。

1 特性阻抗

近年来,在数字信号速度日渐增快的情况下,在印制板的布线时,还应考虑电磁波和有关方波传播的问题。这样,原来简单的导线,逐渐转变成高频与高速类的复杂传输线了。

在高频情况下,印制板(PCB)上传输信号的铜导线可被视为由一连串等效电阻及一并联电感所组合而成的传导线路,如图1所示。只考虑杂散分布的串联电感和并联电容的效应,会得到以下公式:

式中Z0即特性阻抗,单位为Ω。

PCB的特性阻抗Z0与PCB设计中布局和走线方式密切相关。影响PCB走线特性阻抗的因素主要有:铜线的宽度和厚度、介质的介电常数和厚度、焊盘的厚度、地线的路径、周边的走线等。

在PCB的特性阻抗设计中,微带线结构是最受欢迎的,因而得到最广泛的推广与应用。最常使用的微带线结构有4种:表面微带线(surface microstrip)、嵌入式微带线(embedded microstrip)、带状线(stripline)、双带线(dual-stripline)。下面只说明表面微带线结构,其它几种可参考相关资料。表面微带线模型结构如图2所示。

Z0的计算公式如下:

对于差分信号,其特性阻抗Zdiff修正公式如下:

公式中:

——PCB基材的介电常数;

b——PCB传输导线线宽;

d1——PCB传输导线线厚;

d2——PCB介质层厚度;

D——差分线对线边沿之间的线距。

从公式中可以看出,特性阻抗主要由、b、d1、d2决定。通过控制以上4个参数,可以得到相应的特性阻抗。

2 信号完整性(SI)

SI是指信号在电路中以正确的时序和电压作出响应的能力。如果电路中的信号能够以要求的时序、持续时间和电压幅度到达IC,则该电路具有较好的信号完整性。反之,当信号不能正常响应时,就出现了信号完整性问题。从广义上讲,信号完整性问题主要表现为5个方面:延迟、反射、串扰、同步切换噪声和电磁兼容性。

延迟是指信号在PCB板的导线上以有限的速度传输,信号从发送端发出到达接收端,其间存在一个传输延迟。信号的延迟会对系统的时序产生影响。在高速数字系统中,传输延迟主要取决于导线的长度和导线周围介质的介电常数。

当PCB板上导线(高速数字系统中称为传输线)的特征阻抗与负载阻抗不匹配时,信号到达接收端后有一部分能量将沿着传输线反射回去,使信号波形发生畸变,甚至出现信号的过冲和下冲。如果信号在传输线上来回反射,就会产生振铃和环绕振荡。

由于PCB板上的任何两个器件或导线之间都存在互容和互感,因此,当一个器件或一根导线上的信号发生变化时,其变化会通过互容和互感影响其它器件或导线,即串扰。串扰的强度取决于器件及导线的几何尺寸和相互距离。

信号质量表现为几个方面。对于大家熟知的频率、周期、占空比、过冲、振铃、上升时间、下降时间等,在此就不作详细介绍了。下面主要介绍几个重要概念。

①高电平时间(high time),指在一个正脉冲中高于Vih_min部分的时间。

②低电平时间(low time),指在一个负脉冲中低于Vil_max部分的时间,如图3所示。

③建立时间，指一个输入信号(input signal)在参考信号(reference signal)到达指定的转换前必须保持稳定的最短时间。

④保持时间(hold time),是数据在参考引脚经过指定的转换后,必须稳定的最短时间,如图4所示。

⑤建立时间裕量，指所设计系统的建立时间与接收端芯片所要求的最小建立时间的差值。

⑥保持时间裕量(hold argin),指所设计系统的保持时间与接收端芯片所要求的最小保持时间之间的差值。

⑦时钟偏移(clock skew),指不同的接收设备接收到同一时钟驱动输出之间的时间差。

⑧Tco(time clock to output,时钟延迟),是一个定义包括一切设备延迟的参数,即Tco=内部逻辑延迟 (internal logic delay) + 缓冲器延迟(buffer delay)。

⑨最大经历时间(Tflightmax),即final switch delay,指在上升沿,到达高阈值电压的时间,并保持高电平之上,减去驱动所需的缓冲延迟。

⑩最小经历时间(Tflightmin),即first settle delay,指在上升沿,到达低阈值电压的时间,减去驱动所需的缓冲延迟。

时钟抖动(clock jitter),是由每个时钟周期之间不稳定性抖动而引起的。一般由于PLL在时钟驱动时的不稳定性引起,同时,时钟抖动引起了有效时钟周期的减小。

串扰(crosstalk)。邻近的两根信号线,当其中的一根信号线上的电流变化时(称为aggressor,攻击者),由于感应电流的影响,另外一根信号线上的电流也将引起变化(称为victim,受害者)。

SI是个系统问题,必须用系统观点来看。以下是将问题的分解。

传输线效应分析:阻抗、损耗、回流……

反射分析:过冲、振铃……

时序分析:延时、抖动、SKEW……

串扰分析

噪声分析:SSN、地弹、电源下陷……

PI设计:确定如何选择电容、电容如何放置、PCB合适叠层方式……

PCB、器件的寄生参数影响分析

端接技术等

3 电源完整性PI

PI的提出,源于当不考虑电源的影响下基于布线和器件模型而进行SI分析时所带来的巨大误差,相关概念如下。

电子噪声,指电子线路中某些元器件产生的随机起伏的电信号。

硬件设计论文:变压器冷却控制系统控制器的硬件设计

摘要：变压器的冷却装置是将变压器在运行中由损耗所产生的热量散发出去，以保证变压器可以安全正常的运行。本文所进行的主要核心部分就是对控制模块进行的设计，其中包括了可以对主变压器风扇投入与切除的温度范围进行自行设定，也可以按照用户的要求而变化。

关键词：变压器；冷却控制系统；硬件

1变压器冷却控制系统控制模块的设计总体思想

本文所进行的就是对变压器冷却控制系统控制器模块进行设计，其中包括了可以对主变压器风扇投入与切除的温度范围进行自行设定，也可以按照用户的要求而变化。在传统控制方式中，风扇投切的温度限制值是不能改变的，此外，风扇电机的启动和停止温度有一余量，不像传统的控制方式中是一个定值，避免了频繁启动的缺陷，此外还有运行、故障保护及报警等信号的显示及其与控制中心或调度中心的通讯，上传这些信息，如变压器油温、风扇运行状态有无故障等。至于风扇的分组投切设置是为了节约电能，具有一定的经济意义，但这个分组数不宜过多，以免控制复杂，且散热效果不佳。

控制器主要由at89cs1单片机、a/d转换器、键盘控制芯片，输出模块、通讯模块以及自动复位电路等组成，其中单片机是控制器的核心，aid转换器是把输入信号转换为数字信号。

2变压器风扇控制系统的硬件接线

基于以上的要求，我们设计的风扇控制器的硬件线路图如下页图1所示。变压器风扇控制中对控制模块进行改进是本文研究的重点，其中包括主要芯片的选用以及一些抗干扰元件的使用。所以在本章节中，我们重点将要介绍变压器风扇冷却控制模块中的主要硬件芯片的作用、选用以及它们之间的连接力一法。

（1）单片机at89c51（如图1）。

at89c51是atmel公司生产的一种低功耗，高性能的8位单片机，具有8k的flash可编程只读存储器，它采用atmel公司的高密度不易丢失的存储器技术，并且和工业标准的80c51和80c52的指令集合插脚引线兼容，其集成的flash允许可编程存储器可以在系统或者通用的非易失性的存储器编程中进行重新编程。at89c51集成了一个8位的cpu， 8k的flash。256字节的edam， 32位的i/0总线。三个16字节的定时器/计数器，两级六中段结构，一个全双工的串行口，振荡器及时钟电路。at89c51是完成系统的数据处理和系统控制的核心，所有其它器件都受其控制或为其服务。

在本文中，经过tlc 1543 a/d转换器后输出的数字量输入到at89c51单片机中，同时在进行了温度参数的设置以后，进行它的输出控制，其中包括了变压器的温度显示、状态显示、以及声音报警设备等等，也就是我们所研究的变压器冷却控制系统的核心部分。

（2）变压器的温度采集及温度处理模块。在变压器的风扇冷却自动控制系统中，第一步进行的就是对变压器上层油温进行的温度采集工作。变压器的温度采集是由变压器的温度控制器来实现的，其中包括铂电极、传感器以及变送器。经过温度控制器输出的信号进入变送器，变送器送出一个4一20毫安的电流信号，然后将此电流信号通过控制芯片上的电阻元件实现电流电压信号的转换，转换后的电压是在0.4一2（伏特）之间，然后将此电压信号输入到tlc 1543数模转换器，进行信号处理。变送器输出信号有电流和电压信号两种，考虑到变压器安装的位置（室外）距本控制装置（室内）有一定的距离，电流信号不易损失，故选择了4一20毫安的电流信号。

（3）11通道10位串行a/d转换器丁lc1543。

tlc1543 a/d转换器是美国ti公司生产的众多串行a/d转换器中的一种，它具有输入通道多、转换精度高、传输速度快、使用灵活和价格低廉等优点，是一种高性价的模数转换器。tlc 1543是cmos，10位开关电容逐次逼近模数转换器。它有三个输入端和一个3态输出端：片选（cs），输入/输出时钟（i/0 clock），地址输入和数据输出（dataout）。这样通过一个直接的四线接口与卞处理器或外围的串行口通讯。片内还有14通道多路选择器可以选择11个输入中的任何一个三个内部自测试（self-test）电压中的一个。

（4）bc7281 128段led显示及64键键盘控制芯片。

bc7281是16位led数码管显示器键盘接口专用控制芯片，通过外接移位寄存器（典型芯片如74hc164， 74ls595等），最多可以控制16位数码管显示或128支独立的led。 bc7281的驱动输出极性及输出时序均为软件可控，从而可以和各种外部电路配合，适用于任何尺寸的数码管。

bc7281各位可独立按不同的译码方式译码或不译码显示，译码方式显示时小数点不受译码影响，使用方便；bc7281内部还有一闪烁速度控制寄存器，使用者可随时改变闪烁速度。

bc7281芯片可以连接最多64键c8*8）的键盘矩阵，内部具有去抖动功能。它的键盘具有两种工作模式，bc7281内部共有26个寄存器，包括16个显示寄存器和10个特殊（控制）寄存器，所有的操作均通过对这26个寄存器的访问完成。

bc7281采用高速二线接口与mcu进行通讯，只占用很少的i/o资源和主机时间。

bc7281在本系统中主要用于驱动变压器温度显示的led以及显示风扇运行状态的指示灯。

前已提及，bc7281芯片内部共有26个寄存器，包括16个显示寄存器和10个特殊功能寄存器，共用一段连续的地址，其地址范围是ooh-19h，其中ooh-ofh为显示寄存器，其余为特殊寄存器。

（5）使用max232实现与pc机的通讯。

①max232芯片简介

max232芯片是1viax工m公司生产的低功耗、单电源双rs232发送/接收器，适用于各种e工a-232e和v.28； v.24的通信接口，1viax232芯片内部有一个电源电压变换器，可以把输入的+5v电源变换成rs-2320输出电平所需±10v电压，所以采用此芯片接口的串行通信系统只要单一的+5v电源就可以。

我们的设计电路中选用其中一路发送/接收，rlou t接mcs一51的rxd ， t 1工n接mcs一51的txd， tlout接pc机的rd，rl工n接pc机的td1。因为max232具有驱动能力，所以不需要外加驱动电路。

系统中使用了此技术之后就实现了变压器风扇冷却系统的远程控制，工作人员可以在控制室对冷却系统进行控制，可以达到方便、准确、快捷的日的，这也是我们对传统的风扇冷却控制系统而做的一个重要的改进。

②串行通讯

在此实现中，我们必须要对mcs-51串行接日和pc机串行接日的串行通讯要有一定的了解，串行通信是指通信的发送方和接收方之间数据信息的传输是在单根数据线上，以每次一个二进制位移动的，它的优点是只需一对传输线进行传送信息，囚此其成本低，适用于远即离通信；它的缺点是传送速度低；串行通信有异步通信和同步通信两种基本通信方一式，同步通信适用于传送速度高的情况，其硬件复杂；而异步通信应用于传送速度在50到19200波特之间，是比较常用的传送方式，本文中使用的就是异步通讯方式。

（6）“看门狗”电路ds1232

在系统运行的过程中，为了避免因干扰或其他意外出现的运行中的死机的情况，“看门狗电路”ds1232会自动进行复位，并且能够重读eeprom中的设置，以保证系统可以安全正常的运行。

美国dallas公司生产的“看门狗”（watchdog）集成电路ds1232具有性能可靠、使用简单、价格低廉的特点，应用在单片机产品中能够很好的提高硬件的抗干扰能力。

ds1232具有以下特点：

①具有8脚dip封装和16脚soic贴片封装两种形式，可以满足不同设计要求；

②在微处理器失控状态卜可以停止和重新启动微处理器；

③微处理器掉电或电源电压瞬变时可自动复位微处理器；

④精确的5%或10%电源供电监视；

在本变压器冷却控制系统中，ds1232作为一定时器来起到自动复位的作用，在ds1232内部集成有看门狗定时器，当ds1232的st端在设置的周期时间内没有有效信号到来时，ds1232的rsr端将产生复位信号以强迫微处理器复位。这一功能对于防止由于干扰等原因造成的微处理器死机是非常有效的，因为看门狗定时器的定时时间由ds1232的td引脚确定，在本设计中，我们将其td引脚与地相接，所以定时时间一般取为150ms。

3结论

本装置实现了通过单片机自动控制冷却器的各种运行状态并能精确监测变压器的油温和冷却器的各种运行、故障状态，显示了比传统的控制模式的优越性。（1）能够对变压器油温进行监测与控制；（2）实现了变压器冷却器依据不同油温的分组投切，延长了冷却器的使用寿命，有较好的经济意义； （3）实现了冷却系统的各种状况，如油温、风扇投切和故障等信息的上传，便于值班员、调度员随时掌握情况。

由于固态继电器实现了变压器的无触点控制，解决了传统的控制回路的弊端，同时此控制装置具有电机回路断相与过载的保护功能。由于使用了单片机，因而具有一定的智能特征，实现了油温、风扇的投入、退出和故障等信号的显示以及上传等。通过实际运行表明，该装置的研制是比较成功的。但今后，我们还应该对固态继电器本身的保护进行一些研究，以免主回路因电流过大而造成固态继电器的损坏，以使变压器风扇冷却控制回路更加完善。

硬件设计论文:图像处理系统硬件设计

【摘 要】采用ti公司的tms320dm642型号dsp作为图像处理的算法实现平台，选用xilinx公司的xc95144作为图像采集的时序分配控制器件，在此硬件基础上扩充了sdram实现了图像的存储，从而实现了图像时实处理。实际应用证明，此方法达到了高速、实时、识别率高的要求。

【关键词】tms320dm642；图像采集系统；vport接口；dsp

图像采集系统在日常生活、军事、工业生产、科研中的作用越来越大.而纸币清分、目标跟踪、干线交通监视等应用也极大地促进了实时图像处理技术的发展。tms320系列为代表的高性能dsp在实时图像处理中也获得了广泛应用[1]，由于图像处理的数据量大，数据处理相关性高，并且具有严格的帧、场时间限制， 如果能通过对dsp和cpld进行软件编程来控制数据采集频率，充分发挥其性能就成为提高整个系统性能的关键。本文介绍的是基于tms320dm642的一种图像采集方法[2]。

1 硬件设计整体结构

纸币图像识别需要依赖于一个稳定可靠、实时性高、抗干扰能力强的硬件系统，这样才能够减轻识别算法的负担，更好的实现整个系统的性能。纸币图像识别的整个系统硬件结构框图如图1：

从图中可以看到：接口电路以上的部分为纸币图像识别系统，以下部分为主控部分。纸币图像采集系统又分成图像采集和dsp其它外设模块部分。其中图像采集包括光源、cis传感器、偏值电路、放大电路、a/d变换、cpld，它所实现的功能是将纸币通过传感器。

采样、量化后将数据传给dsp的vport接口。dsp的其它模块包括emif接口上的flash和sdram，用来实现程序和数据的存储；i2c接口上的eeprom，用来实现参数的存储；mcbsp接口与uart通信，这样可以与pc机进行通信，实现实时监测；emu接口在开发过程中实现了在线仿真、调试功能。

2 图像采集系统工作原理

图2给出了图像采集接线图， 通过cis图像传感器采集出物体模拟图像信号，并将其转换为电信号，然后将放大的模拟信号经过模数转换器ad9822转换成为标准的数字信号， 送入cpld缓存，最后通过edma通道输入到dsp的ram中，在dsp中进行图像处理和识别[3]。

cpld是图像采集的核心，它控制了整个采集过程的时序。当主机检测到物体后会向cpld发送一个帧同步信号syn，在此同时物体会在传感器的垂直方向上发生移动，主机检测到这个移动量并发送给cpld[4]，这个信号就为物体的行同步plu。

根据控制相应管脚的低电平来控制光源。sp为cis传感器的行同步信号，cp为每个像素的时钟同步，sig是采样后的模拟量输出。每当sp发生从高到低的变化，cis传感器会检测到这个变化，重新计算cp的个数，每收到一个cp时钟信号，就会把相应的传感器件采样得到的电平通过sig管脚发送出去。

实际应用中，我们选用ad9822作为 cis图像传感器进行信号处理的a/d变换芯片。采用三通道运行方式，转换频率可以达到15msps。dsp在上电后初始化期间需要来配置a/d变换器来选择工作模式，对ad9822内部寄存器配置采用3线制串行通信接口，当cpld检测到了syn信号后准备进行图像采集工作，当检测到第一个plu信号开始采集，通过正确控制cis传感器的sp、cp的时序可以输出每一个像素的模拟量sig， 然后再正确控制a/d变换器的clk、adck就可以输出实际像素的数字量用8位数据线输出为d

0-d7，最后控制dsp的vport接口的vctl、vclk时序，把数据读到了dsp内部[5-6]。

3 总结

本文通过分析tms320dm642和ad9822工作的特点，提出了一种新的数据采集时序设计，从而针对不同的信号能够根据实际情况对dsp和cpld进行软件编程来控制数据采集频率，提高了系统实时性和稳定性。本系统应该在干线交通监视方面取得了良好的效果。本文作者创新点：本文首先分析了ad工作的时序，通过对 dsp和 cpld进行软件编程来控制ad9822的采集速度，从而达到可以根据实际情况灵活地改变ad9822的数据采集频率，提出了一种新的数据采集时序设计。